[發(fā)明專利]半導(dǎo)體模塊

在審

• 申請?zhí)枺?/td>: 201780096913.X
• 申請日: 2017-11-21
• 公開（公告）號: CN111357105A
• 公開（公告）日: 2020-06-30
• 發(fā)明（設(shè)計）人: 越川康二;奧津文武
• 申請（專利權(quán)）人: 超極存儲器股份有限公司
• 主分類號: H01L25/065
• 分類號: H01L25/065;H01L25/07;H01L25/18
• 代理公司: 北京柏杉松知識產(chǎn)權(quán)代理事務(wù)所(普通合伙) 11413
• 代理人: 袁波;劉繼富

本發(fā)明提供一種能夠提升MPU和DRAM間的帶寬(bandwidth)的半導(dǎo)體模塊。本發(fā)明涉及的半導(dǎo)體模塊(1)具有：邏輯芯片(20)；RAM部(40)，其為層疊型RAM模塊；隔片(60)，其沿所述RAM部(40)的層疊方向重疊配置；中介層(10)，其電連接于各所述邏輯芯片(20)和所述RAM部(40)；連接部(50)，其將所述邏輯芯片(20)與所述RAM部(40)之間能夠通信地連接，所述邏輯芯片(20)與所述隔片(60)在與所述RAM部(40)的層疊方向交叉的方向上鄰接配置，所述RAM部(40)載置于所述中介層(10)，并且一端部與所述邏輯芯片(20)的一端部在層疊方向重疊配置，所述連接部(50)將所述RAM部(40)的一端部與所述邏輯芯片(20)的一端部連接。

技術(shù)領(lǐng)域

本發(fā)明涉及一種半導(dǎo)體模塊。

背景技術(shù)

以往，作為存儲裝置已知有DRAM(Dynamic Random Access Memory：動態(tài)隨機訪問存儲器)等易失性存儲器(RAM)。DRAM追求能夠應(yīng)對運算裝置(以下稱邏輯芯片)的高性能化以及數(shù)據(jù)量的增大的大容量化。因此，逐漸追求基于存儲器(存儲器單元陣列、存儲器芯片)的微細化和單元的平面增設(shè)而得到的大容量化。另一方面，由于微細化帶來的對于噪聲的脆弱性、晶片面積的增加等，此類大容量化已達極限。

因此，近年來開發(fā)了層疊多個平面的存儲器來進行三維化(3D化)而實現(xiàn)大容量化的技術(shù)。另外，提出了通過重疊配置邏輯芯片和RAM來減小邏輯芯片和RAM的設(shè)置面積的半導(dǎo)體模塊(例如參考專利文獻1和2)。

現(xiàn)有技術(shù)文獻

專利文獻

專利文獻1：日本特表2014-512691號公報；

專利文獻2：日本特開2010-232659號公報。

發(fā)明內(nèi)容

發(fā)明要解決的課題

然而，由于邏輯芯片的高性能化和數(shù)據(jù)量的增大，在要求大容量化的同時還要求邏輯芯片和RAM間的通信速度的提升。因此，期望能夠提供一種能夠提升邏輯芯片和RAM間的帶寬(bandwidth)的半導(dǎo)體模塊。

本發(fā)明的目的在于提供一種能夠提升邏輯芯片和RAM間的帶寬(bandwidth)的半導(dǎo)體模塊。

用于解決課題的方案

本發(fā)明涉及一種半導(dǎo)體模塊，其具有：邏輯芯片；RAM部，其為層疊型RAM模塊；隔片，其沿所述RAM部的層疊方向重疊配置；中介層，其電連接于各所述邏輯芯片和所述RAM部；連接部，其將所述邏輯芯片與所述RAM部之間能夠通信地連接，所述邏輯芯片和所述隔片在與所述RAM部的層疊方向交叉的方向鄰接配置，所述RAM部載置于所述中介層，一端部與所述邏輯芯片的一端部在層疊方向重疊配置，所述連接部將所述RAM部的一端部和所述邏輯芯片的一端部能夠通信地連接。

另外，優(yōu)選的是，所述RAM部及所述隔片夾著所述邏輯芯片成對設(shè)置，所述連接部針對每個RAM部設(shè)置。

另外，優(yōu)選的是，所述隔片與所述邏輯芯片的厚度大致相等。

另外，優(yōu)選的是，所述隔片比所述邏輯芯片的厚度厚。

另外，優(yōu)選的是，所述隔片的端部中與所述邏輯芯片相向側(cè)的相反側(cè)的端部配置為，在與所述RAM部的層疊方向交叉的方向上比所述RAM部突出。

另外，優(yōu)選的是，半導(dǎo)體模塊還具有多個導(dǎo)電柱，所述導(dǎo)電柱將所述中介層和所述邏輯芯片之間以能夠通信的方式連接，各所述導(dǎo)電柱比所述RAM部在層疊方向的厚度長。

另外，優(yōu)選的是，所述邏輯芯片相對于一個所述中介層設(shè)置有多個，一對所述RAM部和一對所述隔片針對每個所述邏輯芯片設(shè)置。

發(fā)明效果