[發明專利]用于提升NMOS晶體管中的溝道應力的器件、方法和系統

在審

• 申請號: 201780094370.8
• 申請日: 2017-09-29
• 公開（公告）號: CN111095529A
• 公開（公告）日: 2020-05-01
• 發明（設計）人: R·米恩德魯;A·默西;K·賈姆布納坦;C·邦伯格
• 申請（專利權）人: 英特爾公司
• 主分類號: H01L21/8238
• 分類號: H01L21/8238;H01L29/78;H01L29/66
• 代理公司: 永新專利商標代理有限公司 72002
• 代理人: 鄔少俊

1.一種集成電路(IC)器件，包括：

緩沖層；

設置在所述緩沖層上的鰭狀物結構，所述鰭狀物結構包括：

NMOS晶體管的源極區或漏極區；以及

所述NMOS晶體管的溝道區，所述溝道區與所述源極區或漏極區相鄰，其中，拉應力利用所述源極區或漏極區的硅鍺(SiGe)中的位錯和所述緩沖層而施加在所述溝道區上；以及

所述NMOS晶體管的柵極結構，其中，所述柵極結構在所述鰭狀物結構之上延伸。

2.根據權利要求1所述的IC器件，還包括設置在所述源極區或漏極區上的硅蓋層。

3.根據權利要求1和2中任一項所述的IC器件，其中，所述柵極結構跨所述鰭狀物結構的長度延伸，其中，所述源極區或漏極區沿著所述鰭狀物狀結構的長度的程度在5納米(nm)和100nm之間，并且其中，所述源極區或漏極區的所述SiGe中的所述位錯的總數在4到10的范圍內，包括端值。

4.根據權利要求1至3中任一項所述的IC器件，其中，所述源極區或漏極區的所述SiGe包括至少50％的鍺。

5.根據權利要求4所述的IC器件，其中，所述源極區或漏極區的所述SiGe包括至少60％的鍺。

6.根據權利要求1至3中任一項所述的IC器件，所述鰭狀物結構還包括：

第二NMOS晶體管的第二源極/漏極區；以及

所述第二NMOS晶體管的第二溝道區，所述第二溝道區與所述第二源極/漏極區相鄰，其中，拉應力利用所述第二源極/漏極區的SiGe中的位錯和所述緩沖層而施加在所述第二溝道區上。

7.根據權利要求1至3中的任一項所述的IC器件，還包括：

第二鰭狀物結構，包括：

第二NMOS晶體管的第二源極/漏極區；以及

所述第二NMOS晶體管的第二溝道區，所述第二溝道區與所述第二源極/漏極區相鄰，其中，拉應力利用所述緩沖層和所述第二源極/漏極區的SiGe中的位錯而施加在所述第二溝道區上；以及

所述第二NMOS晶體管的第二柵極結構，其中，所述第二柵極結構在所述鰭狀物結構之上延伸。

8.根據權利要求7所述的IC器件，所述鰭狀物結構還包括：

第三NMOS晶體管的第三源極/漏極區；以及

所述第三NMOS晶體管的第三溝道區，所述第三溝道區與所述第三源極/漏極區相鄰，其中，拉應力利用所述緩沖層和所述第三源極/漏極區的硅鍺(SiGe)中的位錯而施加在所述第三溝道區上。

9.一種方法，包括：

在緩沖層上形成包括硅鍺(SiGe)的鰭狀物結構；

在所述鰭狀物結構中形成：

NMOS晶體管的源極區或漏極區；以及

所述NMOS晶體管的溝道區，所述溝道區與所述源極區或漏極區相鄰，其中，拉應力利用所述源極區或漏極區的SiGe中的位錯和所述緩沖層而施加在所述溝道區上；以及

形成所述NMOS晶體管的柵極結構，其中，所述柵極結構在所述鰭狀物結構之上延伸。

10.根據權利要求9所述的方法，還包括在所述源極區或漏極區上形成硅蓋層。

11.根據權利要求9和10中的任一項所述的方法，其中，所述柵極結構跨所述鰭狀物結構的長度延伸，其中，所述源極區或漏極區沿著所述鰭狀物狀結構的長度的程度在5納米(nm)和100nm之間，并且其中，所述源極區或漏極區的所述SiGe中的所述位錯的總數在4到10的范圍內，包括端值。

12.根據權利要求9至11中任一項所述的方法，其中，所述源極區或漏極區的所述SiGe包括至少50％的鍺。

13.根據權利要求12所述的方法，其中，所述源極區或漏極區的所述SiGe包括至少60％的鍺。