[發(fā)明專利]計算處理裝置和信息處理系統(tǒng)

有效

• 申請?zhí)枺?/td>: 201780084019.0
• 申請日: 2017-10-13
• 公開（公告）號: CN110383259B
• 公開（公告）日: 2023-05-16
• 發(fā)明（設計）人: 上島淳;岡田隆宏;弓場廷昭;松本顯;土田真一
• 申請（專利權）人: 索尼半導體解決方案公司
• 主分類號: G06F13/28
• 分類號: G06F13/28
• 代理公司: 北京康信知識產(chǎn)權代理有限責任公司 11240
• 代理人: 余剛

本發(fā)明的目的是通過簡單的配置來改善處理器的地址空間與計算處理裝置的本地存儲器之間的數(shù)據(jù)傳輸?shù)男省１镜卮鎯ζ鞔鎯εc處理器的地址空間不同的本地區(qū)域。數(shù)據(jù)傳輸單元執(zhí)行在地址空間與本地存儲器之間傳輸數(shù)據(jù)的傳輸過程。計算處理單元在已經(jīng)存儲在本地存儲器中的數(shù)據(jù)之間執(zhí)行計算處理。命令寄存器組在每個寄存器中保持已經(jīng)從處理器接收的一系列命令中的每個命令。狀態(tài)機管理數(shù)據(jù)傳輸單元和計算處理單元中的處理的狀態(tài)。控制單元進行控制以使命令寄存器組保持命令，并且還進行控制以使命令寄存器組根據(jù)狀態(tài)機管理的狀態(tài)將已經(jīng)保持在命令寄存器組中的命令供應給數(shù)據(jù)傳輸單元或計算處理單元。

技術領域

本技術涉及計算處理裝置，并且更具體地，涉及在處理器外部提供計算功能的計算處理裝置和包括該計算處理裝置的信息處理系統(tǒng)。

背景技術

作為用于減少處理器的負載的技術，已知一種通過使用處理器外部的計算處理裝置來實現(xiàn)一部分計算功能的技術。計算處理裝置通常被稱為協(xié)同處理器。計算處理裝置的應用范圍廣泛，包括浮點計算、FFT等。計算處理裝置內部具有專用存儲器區(qū)域。在處理器和計算處理裝置均可以訪問的公共存儲設備與計算處理裝置的專用存儲器區(qū)域之間，通過DMA(直接存儲器訪問)傳輸來交換數(shù)據(jù)項。

在DMA傳輸中，在要傳輸?shù)臄?shù)據(jù)項分布到多個區(qū)域的情況下，需要進行從處理器向DMA傳輸單元多次指定地址的控制。通常，進行控制以使得處理器接收DMA傳輸?shù)膫鬏斀Y束的中斷通知，并在適當時向DMA傳輸單元給予必要的控制數(shù)據(jù)。由于頻繁發(fā)生DMA中斷通知處理，因此處理器負載不輕，這可能降低處理器的利用效率。另外，DMA中斷通知需要處理器指示DMA傳輸?shù)南乱徊僮鳌Ｒ虼耍谔幚砥鬟M行其他更高優(yōu)先級的處理并且不能針對DMA中斷請求向DMA傳輸單元指示處理內容的情況下，DMA傳輸單元等待處理內容的指令并且DMA傳輸效率降低。

因此，已經(jīng)提出在處理器與DMA傳輸單元之間設置用于存儲控制內容(命令)的命令緩沖器(例如，參見專利文獻1)。具體地，處理器將預先確定的多個控制內容寫入命令緩沖器，并且命令緩沖器在來自DMA傳輸單元的中斷通知時立即將處理內容饋送到DMA傳輸單元。如果準備了命令緩沖器，則命令緩沖器可以連續(xù)地將處理內容饋送到DMA傳輸單元。因此，當處理器不包括要優(yōu)先處理的其他項時，控制內容可以一起存儲在命令緩沖器中。以這種方式，可以避免DMA傳輸效率的降低。

引用列表

專利文獻

專利文獻1：日本專利申請公開號2005-157717

發(fā)明內容

技術問題

在上述背景技術中，通過提供命令緩沖器，可以在來自DMA傳輸單元的中斷通知時將必要的處理內容饋送到DMA傳輸單元。然而，在處理器外部的計算處理裝置進行計算的情況下，需要遵循諸如計算所需的數(shù)據(jù)傳輸、計算處理和計算結果數(shù)據(jù)的傳輸?shù)倪^程連續(xù)地進行控制。如果處理器通過中斷來直接進行這一系列控制，則將對處理器施加大量負載。在處理器進行其他更高優(yōu)先級的處理并且不能針對計算處理裝置的中斷請求向計算處理裝置指示處理內容的情況下，計算處理裝置等待處理內容的指令。因此，降低了處理器的地址空間與計算處理裝置的專用存儲器之間的數(shù)據(jù)傳輸效率。因此，如果擴展DMA傳輸單元的改進并且在整個計算處理裝置上施加命令緩沖器的控制，則命令緩沖器需要連續(xù)地控制不同的功能。例如，命令緩沖器需要遵循諸如數(shù)據(jù)傳輸、計算和計算結果數(shù)據(jù)的傳輸?shù)倪^程連續(xù)地控制DMA傳輸單元和計算處理裝置中的計算裝置的不同功能，以便通過處理器外部的計算處理裝置來進行計算。因此，命令緩沖器應始終知道由計算處理裝置進行的計算的進展狀態(tài)，并且根據(jù)需要來控制計算處理裝置的相應功能。另一方面，為了由命令緩沖器知道計算處理裝置進行的計算的內容，需要由命令緩沖器準確地解釋控制內容，并在命令緩沖器內部為控制內容提供解碼器等，這可能導致命令緩沖器的配置復雜。

本技術鑒于上述情況而提出，并且本技術的目的是通過簡單的配置來改善處理器的地址空間與計算處理裝置的專用存儲器之間的數(shù)據(jù)傳輸效率。

問題的解決方案