[發明專利]減小集成電路(IC)的互連層中形成的金屬線的端部部分之間的尖端到尖端距離

在審

• 申請號: 201780083872.0
• 申請日: 2017-11-30
• 公開（公告）號: CN110192271A
• 公開（公告）日: 2019-08-30
• 發明（設計）人: J·J·徐
• 申請（專利權）人: 高通股份有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 王茂華;崔卿虎

提供了用于減小集成電路(IC)的互連層中形成的金屬線的端部部分之間的尖端到尖端距離的方面。在一個方面，一種方法包括將設置在硬掩模層之上的光致抗蝕劑層暴露于光以在光致抗蝕劑層上形成金屬線圖案。金屬線圖案包括與基本上平行于軸線的軌道相對應的金屬線模板。去除與金屬線圖案相對應的光致抗蝕劑層的部分以根據金屬線圖案暴露硬掩模層。蝕刻硬掩模層的暴露部分，使得形成與金屬線圖案相對應的溝槽。對硬掩模層進行定向蝕刻，使得至少一個溝槽沿著軸線在第一方向上延伸。這允許溝槽以減小的節距和減小的尖端到尖端距離間隔開。

相關申請的交叉引用

本申請要求于2017年11月29日提交的題為“REDUCING TIP-TO-TIP DISTANCEBETWEEN END PORTIONS OF METAL LINES FORMED IN AN INTERCONNECT LAYER OF ANINTEGRATED CIRCUIT(IC)”的美國專利申請序列號15/825,231的優先權，該美國專利申請要求于2017年1月19日提交的題為“REDUCING TIP-TO-TIP DISTANCE BETWEEN ENDPORTIONS OF METAL LINES FORMED IN AN INTERCONNECT LAYER OF AN INTEGRATEDCIRCUIT(IC)”的美國臨時專利申請序列號62/448,059的優先權，其內容通過引用整體并入本文。

技術領域

本公開的技術一般地涉及在集成電路(IC)的制造中的光刻的使用，并且更具體地涉及根據IC的互連層中的金屬線圖案來形成金屬線以在其中形成互連。

背景技術

光刻在現代電子設備中使用的集成電路(IC)的制造中起著關鍵作用。特別地，IC制造涉及采用各種化學和物理光刻工藝來制造器件結構并且以線圖案的形式互連導線或金屬線。例如，IC中的晶體管通常通過在半導體襯底上沉積導電和絕緣材料并且蝕刻該材料以產生相應的晶體管結構和布線圖案來形成。使用這種光刻工藝制造結構允許形成和互連數百萬個晶體管以產生現代電子設備中的復雜IC。

為了滿足現代電子設備對增加功能性的需求同時消耗更少面積，正在以更小的特征尺寸制造IC內的器件結構。制造較小器件結構的一種方法是形成具有互連層的部件，這些互連層包括具有減小的節距的金屬線。例如，器件結構包括多個互連層，諸如金屬層，每個互連層具有沿統一方向延伸的多個金屬線。使用圖案化方案(諸如自對準四重圖案化(SAQP))以特定節距沉積每個互連層的金屬線，并且然后切割金屬線以形成所設計的圖案。以相對較小的節距沉積金屬線限制了對應互連層的面積。較小的互連層有助于限制IC的整體面積。

以較小節距沉積IC的金屬層以限制面積引入了附加的復雜性。例如，形成金屬線以具有特定圖案通常包括在沉積的金屬線之上設置切割圖案層，以及根據切割圖案層蝕刻(例如，切割)金屬線。傳統的光刻工藝在被稱為邊緣放置誤差(EPE)的期望位置的誤差范圍內沉積切割圖案層。然而，隨著金屬線的節距減小，金屬線之間的空間減小。例如，小于三十(30)納米(nm)的金屬線節距可能導致金屬線間隔小于十五(15)nm。金屬線之間的這種小的間隔可以產生對EPE的減小的容差，因為減小的金屬線節距增加了沉積的切割圖案層可能導致可歸因于EPE的某些金屬線的錯誤切割的風險。另外，盡管傳統工藝可以對應于小于三十(30)nm的金屬線節距以便消耗更少的面積，但是相鄰切割金屬線的端部部分之間的尖端到尖端距離受到切割圖案層的分辨率的限制，從而限制面積減小。

發明內容