[發明專利]甲硅烷基橋聯烷基化合物用于致密OSG膜的用途

在審

• 申請號: 201780075999.8
• 申請日: 2017-10-26
• 公開（公告）號: CN110073030A
• 公開（公告）日: 2019-07-30
• 發明（設計）人: R·N·弗蒂斯;R·G·里德格韋;J·L·A·阿赫蒂爾;W·R·恩特雷;D·西納托雷;K·E·希爾多歐;A·J·亞當齊克
• 申請（專利權）人: 弗薩姆材料美國有限責任公司
• 主分類號: C23C16/40
• 分類號: C23C16/40;C23C16/34;C23C16/32;C23C16/30;C23C16/50;C23C16/56;C23C16/448;H01L21/02
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 吳亦華;徐志明

本文公開了在用作集成電路中的層間電介質時確認改善的性能的低介電材料和包含其的膜，以及其制造方法。

相關申請的交叉引用

本申請根據35U.S.C.§119(e)要求2016年11月2日提交的美國臨時專利申請No.62/416,302和根據35U.S.C.§120要求2017年10月20日提交的美國專利申請No.15/789,790的優先權，其公開內容通過引用整體并入本文。

背景技術

本發明一般地涉及介電膜的形成。更具體地，本發明涉及介電材料和具有低介電常數和增強的機械性能的包含該介電材料的膜及其制備方法。

本文引用的所有參考文獻，包括公開出版物、專利申請和專利均通過引用并入本文，其程度如同每個參考文獻被單獨且具體地指出通過引用并入并且在本文中完整地闡述。

在微電子工業中持續希望增加多級集成電路器件如存儲器和邏輯芯片中的電路密度以提高操作速度并降低功耗。為了持續減小集成電路上的器件尺寸，對防止不同金屬化層級之間的電容串擾的要求變得越來越重要。這些要求可以通過表達式“RC”來概括，其中“R”是導線的電阻，而“C”是絕緣介電中間層的電容。電容“C”與線間距成反比，并且與層間電介質(ILD)的介電常數(k)成正比。這樣的低介電材料對于用作例如金屬前介電層或層間介電層是期望的。

已經使用許多方法制備低介電常數膜。化學氣相沉積(CVD)和旋涂介電(SOD)工藝通常用于制備絕緣層的薄膜。其他混雜方法也是已知的，例如液體聚合物前體CVD和傳輸聚合CVD。通過這些技術沉積的廣泛低k材料通常被分類到例如純無機材料、陶瓷材料、二氧化硅基材料、純有機材料或無機-有機雜合材料的類別中。同樣，已經使用各種方法固化這些材料，例如，以分解和/或除去揮發性組分并使膜基本上交聯，例如加熱、用等離子體、電子束或UV輻射處理材料。

業界已經嘗試通過在硅酸鹽晶格內摻入有機物或其他材料來生產具有較低介電常數的二氧化硅基材料。未摻雜的二氧化硅玻璃(SiO₂)，在本文中稱為“USG”，表現出約4.0的介電常數。然而，通過將末端基團如氟或甲基摻入硅酸鹽晶格中，可以將二氧化硅玻璃的介電常數降低至2.7至3.5的值。這些材料通常沉積為致密膜并使用與形成USG膜類似的工藝步驟集成在IC器件內。

已知二氧化硅(SiO₂)膜的硬度為～7GPa，但也具有3.8-4.2的介電常數(k)。材料的介電常數(k)通常不可能在沒有材料的后續機械性能降低(即彈性模量(楊氏模量)、硬度、韌性)的情況下降低。機械強度是后續加工步驟所需要的，例如蝕刻、CMP(“化學機械平面化”)和在產品上沉積附加層，例如銅的擴散屏障、銅金屬(“Cu”)和覆蓋層。機械完整性或剛度、壓縮和剪切強度對于成功完成CMP可能是特別重要的。已經發現，成功完成CMP的能力可以與材料的彈性模量以及其他因素(包括拋光參數，如下向力和壓板速度)相關。參見，例如，Wang等,“Advanced processing:CMP of CU/low-.kappa.and Cu/ultralow-klayers,”Solid State Technology，2011年9月；Lin等,“Low-k二elec三csCharacterization for Damascene Integration,”International InterconnectTechnology Conference,Burlingame,Calif.,2001年6月。這些機械性能在最終產品的包封中也很重要。由于在機械性能方面的折衷，使用某些多孔低介電組合物可能是不切實際的。