[發明專利]具有嵌入式取整規則的浮點指令格式

在審

• 申請號: 201780071430.4
• 申請日: 2017-12-15
• 公開（公告）號: CN110140109A
• 公開（公告）日: 2019-08-16
• 發明（設計）人: 瑪雅·穆吉爾;P·赫特利;M·森蒂爾威蘭;P·鮑拉佐拉;V·T·拉馬杜拉伊
• 申請（專利權）人: 優創半導體科技有限公司
• 主分類號: G06F9/30
• 分類號: G06F9/30
• 代理公司: 北京泛華偉業知識產權代理有限公司 11280
• 代理人: 王勇;李科

處理器包括：第一存儲裝置，其存儲第一數據項；第二存儲裝置；以及執行單元，其包括對指令編碼的邏輯電路，指令包括：第一字段，其存儲第一存儲裝置的標識符；第二字段，其存儲第二存儲裝置的標識符；以及第三字段，其存儲表示取整規則的標識符，其中執行單元執行指令以基于第一數據項來產生第二數據項；根據由指令規定的取整規則來將第二數據項取整；以及將取整后的第二數據項存儲在第二存儲裝置中。

相關申請

本申請要求于2016年12月15日提交的美國臨時專利No.62/434,521的優先權，該臨時申請的內容通過引用被并入本文。

技術領域

本公開涉及處理器，且更特別地，涉及與處理器相關聯的指令集架構(ISA)，其中ISA的每個浮點指令規定特別適用于那個浮點指令的取整規則。

背景技術

處理器(例如中央處理單元(CPU))可執行包括系統軟件(例如操作系統)和用戶軟件應用的軟件應用。可根據規定指令的集合的指令集架構(ISA)來設計處理器的微架構。軟件程序可被編譯成可在處理器的執行流水線上執行的這些指令的集合。在ISA中規定的指令可包括處理浮點值(例如作為輸入或作為輸出)的指令。這些指令被稱為ISA的浮點指令。

附圖說明

從下面給出的詳細描述中和從本公開的各種實施方式的附圖中將更充分理解本公開。然而，附圖不應被理解為將本公開限制到特定的實施方式，而是僅為了解釋和理解。

圖1示出根據本公開的實施方式的包括處理器102的系統。

圖2示出根據本公開的實施方式的可包括存儲取整規則的標識符的字段的浮點指令。

圖3示出根據本公開的實施方式的浮點轉換指令。

具體實施方式

在計算機中，可使用可被解釋為實數的表示的多個位來表示浮點值。一個共同的表示是如根據IEEE 754技術標準而定義的二進制32格式。二進制32格式的32位可包括符號位(S)、8個指數位和23個分數位。

可使用如在表1中所示的下面的偽代碼來將以這種格式編碼的32位字轉換成實數：

表1

在這個例子中，符號位S用于確定實數是正(+)數還是負(-)數，其中指數值255(即，全部1)用于表示+/-無限大和其它例外條件。使用有限數量的位的表示可以只表示有限數量的實數值；特別地，存在不能使用該表示來表示的一些實數值。例如，IEEE二進制32格式可表示至多2³²個實數值。這意味著某些實數不能被表示。

考慮十進制數字33554432(在十六進制中是0x200_0000)和數字1。這兩個數字都可以二進制32格式確切地分別被表示為S＝0，Exponent＝152，Fraction＝0以及S＝0，Exponent＝127，Fraction＝0。然而它們的和33554433(0x200_0001)不能以該格式被表示，因為和的表示需要25位分數，其超過被分配到二進制32格式的分數部分的位的數量。

當實數值不能確切地以特定的浮點格式被表示時，取整操作可能發生。在一些實現中，取整操作是選擇可以那種格式(例如二進制32格式)被表示的可替換實數。一般，所選擇的可替換實數可以是下一最大可表示的實數或下一最小可表示的實數。

當執行諸如加法、減法、乘法和/或除法的浮點操作時，這些操作的確切結果常常不能以浮點格式被表示。在這種情況下，處理器可能需要執行取整操作以確定可被表示的可替換數字。處理器可基于取整規則來選擇特定的取整方法。可被使用的一些取整方法是：

·向最近值取整：向最近值取整；如果數字落在中間，則它被取整到具有偶數(零)最低有效位的最近值。