[發(fā)明專利]存儲器系統(tǒng)中用以支持同時(shí)存儲器讀取和寫入操作的單獨(dú)讀取和寫入地址解碼

有效

• 申請?zhí)枺?/td>: 201780057336.3
• 申請日: 2017-09-05
• 公開（公告）號: CN109716436B
• 公開（公告）日: 2019-12-24
• 發(fā)明（設(shè)計(jì)）人: M·加爾吉
• 申請（專利權(quán)）人: 高通股份有限公司
• 主分類號: G11C7/10
• 分類號: G11C7/10;G11C8/10;G11C11/419;G11C11/418;G11C8/08
• 代理公司: 11287 北京律盟知識產(chǎn)權(quán)代理有限責(zé)任公司
• 代理人: 楊林勳

1.一種用于存儲器系統(tǒng)的存儲器位單元選擇電路，所述存儲器位單元選擇電路經(jīng)配置以：響應(yīng)于存儲器寫入操作：接收指示存儲器陣列中的多個存儲器位單元行當(dāng)中的對應(yīng)于用于所述存儲器寫入操作的存儲器寫入地址的存儲器位單元行的寫入行選擇；接收指示所述存儲器陣列中的多個存儲器位單元列當(dāng)中的對應(yīng)于用于所述存儲器寫入操作的所述存儲器寫入地址的存儲器位單元列的寫入列選擇；選擇所述存儲器陣列中的通過所述寫入列選擇尋址的存儲器位單元的所述存儲器位單元列；以及

產(chǎn)生指示所述存儲器寫入操作的讀取/寫入行選擇；以及響應(yīng)于指示所述存儲器寫入操作的所述讀取/寫入行選擇而選擇所述存儲器陣列中的通過所述寫入行選擇尋址的存儲器位單元的所述存儲器位單元行；以及響應(yīng)于存儲器讀取操作：接收指示所述存儲器陣列中的所述多個存儲器位單元行當(dāng)中的對應(yīng)于用于所述存儲器讀取操作的存儲器讀取地址的存儲器位單元行的讀取行選擇；接收指示所述存儲器陣列中的所述多個存儲器位單元列當(dāng)中的對應(yīng)于用于所述存儲器讀取操作的所述存儲器讀取地址的存儲器位單元列的讀取列選擇；選擇所述存儲器陣列中的通過所述讀取列選擇尋址的存儲器位單元的所述存儲器位單元列；在所述存儲器寫入操作不存在的情況下響應(yīng)于所述存儲器讀取操作而產(chǎn)生指示所述存儲器讀取操作的讀取/寫入行選擇；以及響應(yīng)于指示所述存儲器讀取操作的所述讀取/寫入行選擇而選擇所述存儲器陣列中的通過所述讀取行選擇尋址的所述存儲器位單元的所述存儲器位單元行。

2.根據(jù)權(quán)利要求1所述的存儲器位單元選擇電路，其經(jīng)配置以同時(shí)接收用于所述存儲器寫入操作的所述寫入行選擇和所述寫入列選擇，以及用于所述存儲器讀取操作的所述讀取行選擇和所述讀取列選擇。

3.根據(jù)權(quán)利要求2所述的存儲器位單元選擇電路，其經(jīng)配置以響應(yīng)于同時(shí)接收到用于所述存儲器寫入操作的所述寫入行選擇和所述寫入列選擇以及用于所述存儲器讀取操作的所述讀取行選擇和所述讀取列選擇而產(chǎn)生指示所述存儲器寫入操作的所述讀取/寫入行選擇。

4.根據(jù)權(quán)利要求1所述的存儲器位單元選擇電路，其包括讀取/寫入時(shí)鐘產(chǎn)生電路，所述讀取/寫入時(shí)鐘產(chǎn)生電路進(jìn)一步經(jīng)配置以：響應(yīng)于所述存儲器寫入操作：接收寫入時(shí)鐘信號；以及將所述寫入時(shí)鐘信號提供到所選擇的存儲器位單元列以用于所述存儲器寫入操作；以及響應(yīng)于所述存儲器讀取操作：接收讀取時(shí)鐘信號；以及將所述讀取時(shí)鐘信號提供到所選擇的存儲器位單元列以用于所述存儲器讀取操作。

5.根據(jù)權(quán)利要求4所述的存儲器位單元選擇電路，其中所述讀取/寫入時(shí)鐘產(chǎn)生電路進(jìn)一步經(jīng)配置以：響應(yīng)于所述存儲器寫入操作而基于所述寫入時(shí)鐘信號產(chǎn)生所述讀取/寫入行選擇；以及響應(yīng)于所述存儲器讀取操作而基于所述讀取時(shí)鐘信號產(chǎn)生所述讀取/寫入行選擇。

6.根據(jù)權(quán)利要求4所述的存儲器位單元選擇電路，其中所述讀取/寫入時(shí)鐘產(chǎn)生電路包括時(shí)鐘定時(shí)控制電路，所述時(shí)鐘定時(shí)控制電路經(jīng)配置以：響應(yīng)于接收到所述寫入時(shí)鐘信號，響應(yīng)于所述存儲器寫入操作而基于所述寫入時(shí)鐘信號產(chǎn)生所述讀取/寫入行選擇；以及響應(yīng)于接收到所述讀取時(shí)鐘信號：響應(yīng)于接收到所述寫入時(shí)鐘信號而基于所述寫入時(shí)鐘信號產(chǎn)生所述讀取/寫入行選擇；以及響應(yīng)于未接收到所述寫入時(shí)鐘信號而基于所述讀取時(shí)鐘信號產(chǎn)生所述讀取/寫入行選擇。

7.根據(jù)權(quán)利要求6所述的存儲器位單元選擇電路，其中所述時(shí)鐘定時(shí)控制電路包括：第一基于“或”的邏輯電路，其經(jīng)配置以接收基于所述寫入時(shí)鐘信號的字線寫入時(shí)鐘信號和第二輸出信號，且基于所述字線寫入時(shí)鐘信號和所述第二輸出信號的基于“或”的邏輯運(yùn)算而產(chǎn)生第一輸出信號；基于“與”的邏輯電路，其經(jīng)配置以接收基于所述讀取時(shí)鐘信號的字線讀取時(shí)鐘信號和所述第一輸出信號，且基于所述字線讀取時(shí)鐘信號和所述第一輸出信號的基于“與”的邏輯運(yùn)算而產(chǎn)生所述第二輸出信號；以及第二基于“或”的邏輯電路，其經(jīng)配置以接收所述字線寫入時(shí)鐘信號和所述第二輸出信號，且基于所述字線寫入時(shí)鐘信號和所述第二輸出信號的所述基于“或”的邏輯運(yùn)算而產(chǎn)生所述讀取/寫入行選擇。