[發明專利]混合存儲器模塊

有效

• 申請號: 201780041854.6
• 申請日: 2017-10-10
• 公開（公告）號: CN109416656B
• 公開（公告）日: 2023-08-11
• 發明（設計）人: F·A·韋爾;J·E·林斯塔特;K·L·賴特
• 申請（專利權）人: 拉姆伯斯公司
• 主分類號: G06F11/10
• 分類號: G06F11/10;G06F12/02;G11C7/10;G11C11/4093
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 酆迅;姚杰

存儲器模塊包括相對快速且持久的動態隨機存取存儲器(DRAM)的高速緩存，用于服務于更大量的相對慢和磨損敏感的非易失性存儲器。本地控制器管理DRAM高速緩存和非易失性存儲器之間的通信，以適應不同的存取粒度，減少必要數目的存儲器事務，并最小化非易失性存儲器組件外部的數據流。

技術領域

所公開的實施例總體上涉及存儲器系統、組件和方法。

附圖說明

在附圖的圖中，通過示例而非限制的方式示出了詳細描述，并且其中類似的附圖標記指代類似的元件，并且在附圖中：

圖1A描繪了存儲器系統100，其中母板105支持存儲器控制器110，存儲器控制器110經由20對半字節寬(4位或x4)主數據端口DQu/DQv和兩個主命令和地址(CA)端口DC?AO和DCA1與兩個存儲器模塊115通信。

圖1B描繪了圖1A的存儲器系統100，但是包括粗體虛線箭頭以示出64B高速緩存行數據如何從使用粗體邊界突出顯示的單個閃存組件130F分布到一排十個類似地突出顯示的DRAM組件130D。

圖2描繪了根據一個實施例的圖1A和1B的存儲器切片125[4]。

圖3以強調低階模塊半部115(0)的功能的方式描繪了圖1的存儲器系統100。

圖4示出了根據一個實施例的圖3的閃存空間335中的64B高速緩存行如何映射到DRAM存儲器空間330中的64B高速緩存行。

圖5是示出對模塊半部115(0)的讀存取的流程圖500，并且參考圖3中引入的信號和信號線。

圖6是圖示了根據一個實施例的直接高速緩存未命中/多設置高速緩存命中(MissD/HitM)的時序圖。

圖7是根據一個實施例的直接高速緩存未命中/多設置高速緩存未命中(MissD/MissM)的時序圖。

圖8是示出對模塊半部115(0)的寫存取的流程圖800，并且參考圖3中引入的信號和信號線。

圖9描繪了根據一個實施例的單個閃存設備900和DRAM高速緩存905的相關部分。

圖10描繪了地址映射1000的形式，其減少了模塊控制器118(0)讀取高速緩存行TagsDM以標識用于高速緩存回寫操作的臟高速緩存行條目所需的時間。

圖11描繪了根據一個實施例的閃存設備1100，其中模塊控制器118(0)管理兩個數據結構，每個數據結構同時通過閃存工作。

圖12描繪了當慢速和快速頁面陣列1105和1110各自相對于圖11的示例在它們各自的方向上前進時的圖11的閃存設備1100。

圖13描繪了當慢速和快速頁面陣列1105和1110各自相對于圖12的示例前進時的圖11和12的閃存設備1100。

圖14描繪了當快速頁面陣列1110被重組并且頭部到慢速頁面陣列1105的子范圍1105H向后前進以填充快速頁面陣列1110留下的間隙時的圖11-13的閃存設備1100。

具體實施方式

存儲器模塊包括相對快速、耐用且昂貴的動態隨機存取存儲器(DRAM)的高速緩存，以服務于更大量的相對慢速、磨損敏感且廉價的閃存。存儲器模塊上的本地控制器管理DRAM高速緩存和閃存之間的通信，以適應不同的存取粒度，減少存儲器事務的必要數目，并最小化閃存組件外部的數據流。因此，存儲器模塊將閃存的非易失性和降低的每位價格與DRAM的速度和耐用性相結合。