[發(fā)明專利]混合存儲(chǔ)器模塊

有效

• 申請(qǐng)?zhí)枺?/td>: 201780041854.6
• 申請(qǐng)日: 2017-10-10
• 公開(kāi)（公告）號(hào): CN109416656B
• 公開(kāi)（公告）日: 2023-08-11
• 發(fā)明（設(shè)計(jì)）人: F·A·韋爾;J·E·林斯塔特;K·L·賴特
• 申請(qǐng)（專利權(quán)）人: 拉姆伯斯公司
• 主分類(lèi)號(hào): G06F11/10
• 分類(lèi)號(hào): G06F11/10;G06F12/02;G11C7/10;G11C11/4093
• 代理公司: 北京市金杜律師事務(wù)所 11256
• 代理人: 酆迅;姚杰

1.一種存儲(chǔ)器模塊，包括：

排，包括動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器組件-DRAM組件，其中所述DRAM組件中的每一個(gè)DRAM組件具有DRAM數(shù)據(jù)寬度，并且所述排具有為所述DRAM數(shù)據(jù)寬度的和的排寬度；

非易失性存儲(chǔ)器組件，具有小于所述排寬度的非易失性數(shù)據(jù)寬度，所述非易失性存儲(chǔ)器組件存儲(chǔ)非易失性高速緩存行；以及

模塊控制器，被耦合到所述DRAM組件和所述非易失性存儲(chǔ)器組件，所述模塊控制器將來(lái)自所述非易失性存儲(chǔ)器組件的所述非易失性高速緩存行跨所述DRAM組件分布，每個(gè)DRAM組件高速緩存每個(gè)分布的非易失性高速緩存行的子集。

2.根據(jù)權(quán)利要求1所述的存儲(chǔ)器模塊，還包括數(shù)據(jù)緩沖器組件，所述數(shù)據(jù)緩沖器組件被耦合到所述DRAM組件，以與所述非易失性存儲(chǔ)器組件傳送每個(gè)分布的非易失性高速緩存行的所述子集。

3.根據(jù)權(quán)利要求2所述的存儲(chǔ)器模塊，還包括模塊連接器，所述模塊連接器被耦合到所述數(shù)據(jù)緩沖器組件，所述模塊連接器用于從所述存儲(chǔ)器模塊傳送每個(gè)分布的非易失性高速緩存行的所述子集。

4.根據(jù)權(quán)利要求1所述的存儲(chǔ)器模塊，其中所述非易失性存儲(chǔ)器組件是多個(gè)非易失性存儲(chǔ)器組件中的一個(gè)非易失性存儲(chǔ)器組件，所述模塊還包括從所述模塊控制器到所述非易失性存儲(chǔ)器組件的多點(diǎn)數(shù)據(jù)總線。

5.根據(jù)權(quán)利要求1所述的存儲(chǔ)器模塊，還包括在所述模塊控制器和所述DRAM組件之間的點(diǎn)對(duì)點(diǎn)鏈路的集合，所述點(diǎn)對(duì)點(diǎn)鏈路將所述分布的非易失性高速緩存行的所述子集傳達(dá)到所述DRAM組件。

6.根據(jù)權(quán)利要求1所述的存儲(chǔ)器模塊，其中所述非易失性存儲(chǔ)器組件將所述非易失性高速緩存行存儲(chǔ)在具有非易失性頁(yè)位的對(duì)應(yīng)的非易失性高速緩存行地址處，所述模塊控制器映射所述非易失性頁(yè)位以在所述DRAM組件之間進(jìn)行選擇。

7.根據(jù)權(quán)利要求6所述的存儲(chǔ)器模塊，每個(gè)DRAM組件包括DRAM裸片，所述非易失性頁(yè)位用于在所述DRAM裸片之間進(jìn)行選擇。

8.根據(jù)權(quán)利要求1所述的存儲(chǔ)器模塊，包括所述DRAM組件的所述排將所述非易失性高速緩存行高速緩存為DRAM高速緩存行，每個(gè)DRAM高速緩存行包括高速緩存標(biāo)記位。

9.根據(jù)權(quán)利要求8所述的存儲(chǔ)器模塊，所述DRAM組件還將所述高速緩存標(biāo)記位高速緩存在公共DRAM地址處。

10.根據(jù)權(quán)利要求9所述的存儲(chǔ)器模塊，其中所述公共DRAM地址包括標(biāo)識(shí)跨所述DRAM組件而被分布的DRAM位置的DRAM高速緩存行地址。

11.根據(jù)權(quán)利要求9所述的存儲(chǔ)器模塊，其中所述高速緩存標(biāo)記位表示第一高速緩存關(guān)聯(lián)性的第一高速緩存標(biāo)記，所述模塊控制器在所述公共DRAM地址處維持第二關(guān)聯(lián)性的第二高速緩存標(biāo)記。

12.根據(jù)權(quán)利要求11所述的存儲(chǔ)器模塊，其中所述第一高速緩存標(biāo)記是直接映射的高速緩存標(biāo)記。

13.根據(jù)權(quán)利要求12所述的存儲(chǔ)器模塊，其中所述第二高速緩存標(biāo)記是多設(shè)置高速緩存標(biāo)記。

14.根據(jù)權(quán)利要求12所述的存儲(chǔ)器模塊，其中所述第一高速緩存表現(xiàn)出第一高速緩存延遲，并且第二高速緩存表現(xiàn)出大于所述第一高速緩存延遲的第二高速緩存延遲。

15.根據(jù)權(quán)利要求1所述的存儲(chǔ)器模塊，所述非易失性高速緩存行使用具有非易失性行位和非易失性器件位的非易失性高速緩存行地址而被指定，所述DRAM組件共同地存儲(chǔ)使用具有DRAM行位和DRAM器件位的DRAM高速緩存行地址而被指定的DRAM地址行；所述模塊控制器包括地址映射邏輯，用于將所述非易失性行位映射到所述DRAM器件位。