[發明專利]針對使用多個架構寄存器的指令的架構寄存器替換

在審

• 申請號: 201780041397.0
• 申請日: 2017-06-01
• 公開（公告）號: CN109416635A
• 公開（公告）日: 2019-03-01
• 發明（設計）人: M.J.查尼;R.瓦倫丁;M.B.吉爾卡;A.賈;B.L.托爾;E.奧爾德-艾哈邁德-瓦爾;J.科巴爾桑阿德里恩;J.W.布蘭特
• 申請（專利權）人: 英特爾公司
• 主分類號: G06F9/30
• 分類號: G06F9/30
• 代理公司: 中國專利代理(香港)有限公司 72001
• 代理人: 徐予紅;楊美靈

1.一種處理器，包括：

用于解碼指令的解碼單元，所述指令顯式地指定第一架構寄存器并且隱式地指示至少第二架構寄存器，其中所述第二架構寄存器隱式地要處于比所述第一架構寄存器更高的寄存器編號；以及

與所述解碼單元耦合的架構寄存器替換單元，所述架構寄存器替換單元以第三架構寄存器替換所述第一架構寄存器，并且以第四架構寄存器替換所述第二架構寄存器，其中所述第三架構寄存器要處于比所述第一架構寄存器更低的寄存器編號，并且其中所述第四架構寄存器要處于比所述第二架構寄存器更低的寄存器編號。

2.如權利要求1所述的處理器，其中所述解碼單元要解碼所述指令，其中所述第二架構寄存器隱式地要處于比所述第一架構寄存器更高的下一順序寄存器編號，并且其中所述架構寄存器替換單元以所述第四架構寄存器替換所述第二架構寄存器，所述第四架構寄存器要處于比所述第三架構寄存器更高的下一順序寄存器編號。

3.如權利要求1所述的處理器，其中解碼單元要解碼要顯式指定所述第一架構寄存器的所述指令，所述第一架構寄存器要是要用于執行所述指令的順序架構寄存器塊的基址架構寄存器，并且其中所述架構寄存器替換單元要以所述第三架構寄存器替換所述第一架構寄存器，所述第三架構寄存器要處于所述較低的寄存器編號，所述寄存器編號要基于所述塊的所述順序架構寄存器的數量。

4.如權利要求3所述的處理器，其中解碼單元要解碼要顯式指定所述第一架構寄存器的寄存器說明符的所述指令，并且其中所述架構寄存器替換單元要以所述第三架構寄存器替換所述第一架構寄存器，所述第三架構寄存器要具有寄存器說明符，所述寄存器說明符要包括所述第一架構寄存器的所述寄存器說明符的最高有效位的子集。

5.如權利要求4所述的處理器，其中所述塊要基本上由兩個順序架構寄存器組成，并且其中所述第三架構寄存器的所述寄存器說明符要等于所述第一架構寄存器的所述寄存器說明符，其中其最低有效單個位是二進制零。

6.如權利要求4所述的處理器，其中所述塊要基本上由三個和四個順序架構寄存器之一組成，并且其中所述第三架構寄存器的所述寄存器說明符要等于所述第一架構寄存器的所述寄存器說明符，其中其兩個最低有效位是二進制零。

7.如權利要求4所述的處理器，其中所述塊要基本上由五個、六個、七個和八個順序架構寄存器之一組成，并且其中所述第三架構寄存器的寄存器說明符要等于所述第一架構寄存器的所述寄存器說明符，其中其三個最低有效位是二進制零。

8.如權利要求1至7中的任一項所述的處理器，其中所述架構寄存器替換單元要以所述第三架構寄存器替換所述第一架構寄存器，并且要以能夠防止寄存器環繞的方式以所述第四架構寄存器替換所述第二架構寄存器。

9.如權利要求1至7中的任一項所述的處理器，其中所述第一架構寄存器要是架構寄存器集合之一，并且其中所述處理器要具有要支持不同數量的架構寄存器的所述集合的第一操作模式和第二操作模式。

10.如權利要求1至7中的任一項所述的處理器，還包括與所述解碼單元耦合的執行單元，所述執行單元基于所述第三和第四架構寄存器執行所述指令。