[發明專利]具有輸入/輸出數據速率對齊的存儲器部件

有效

• 申請號: 201780035329.3
• 申請日: 2017-07-07
• 公開（公告）號: CN109313918B
• 公開（公告）日: 2023-04-28
• 發明（設計）人: F·A·韋爾;J·E·林斯塔特;T·帕爾奇
• 申請（專利權）人: 拉姆伯斯公司
• 主分類號: G11C8/00
• 分類號: G11C8/00
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 酆迅

在由核心存儲陣列的數據輸出帶寬所約束的第一時間間隔上從存儲器部件的核心存儲陣列中讀取第一數據。在從核心存儲陣列中讀取之后，在比第一時間間隔更短、并且與比核心存儲陣列的數據輸出帶寬更大的數據傳輸帶寬相對應的第二時間間隔之上從存儲器部件輸出該第一數據。

技術領域

本公開涉及集成電路數據存儲。

附圖說明

在附圖的各圖中借由示例而非限制的方式說明了在此所公開的各個實施例，以及其中相同的附圖標記指代相同元件，以及其中：

圖1圖示了示例性計算系統，其中一個或多個控制部件經由各自由許多數據鏈路和控制鏈路構成的多個信令信道102而耦合至存儲器子系統；

圖2對比了在具有不均勻存儲器核心帶寬的存儲器管芯堆疊‘x’和‘y’內的示例性存儲器訪問操作；

圖3圖示了在圖1的堆疊管芯存儲器部件內的成員存儲器管芯的實施例；

圖4A、圖4B和圖4C圖示了對于具有不同存儲器核心速率的圖3存儲器部件的實例的示例性流水線存儲器訪問操作；

圖5A和圖5B圖示了出站數據(讀取數據)速率對齊邏輯及其操作的示例性實施方式；

圖6A和圖6B圖示了入站數據(寫入數據)速率對齊邏輯及其操作的示例性實施方式；

圖7A圖示了備選的速率對齊存儲器部件實施例，其中相對于每個成員存儲器管芯來異步地管理存儲器核心和速率對齊邏輯，從而杠桿調節來自相應存儲器核心的自定時信息以確定出站(讀取)數據何時能夠從給定存儲器管芯獲得；

圖7B圖示了在圖7A的存儲器管芯內的激活/讀取操作的示例性對；

圖7C圖示了在圖7A的存儲器管芯內的激活/寫入操作的示例性對；

圖7D和圖7E分別圖示了在圖7A的存儲器管芯內的先讀取后寫入操作和先寫入后讀取操作，從而展示了在盡管存儲器核心帶寬較低的情況下的在鏈路接口的全帶寬上的無爭用數據傳輸；以及

圖8圖示了其中速率對齊邏輯替代于組接口而布置在TSV接口處的備選存儲器管芯實施例。

具體實施方式

在此所公開的各個實施例中，存儲器部件實施在它們相應的內部存儲器核心與固定速率外部鏈路接口電路之間的數據速率轉換，以使得具有非均勻存儲器核心數據速率的存儲器部件群體能夠產生在外部信令鏈路的全帶寬下的數據吞吐量。在許多實施例中，例如，在多部件存儲器子系統內的每個存儲器部件包括多個存儲器管芯，其中每個存儲器管芯具有多個獨立可訪問的存儲器組。關于每個存儲器組提供速率對齊邏輯，以使得在盡管對給定組的存儲器核心具有較低的帶寬訪問的情況下，能夠在存儲器部件的全外部接口速率(“鏈路接口”速率)下執行關于各個存儲器組的數據輸入/輸出(I/O)。通過該操作，對相同存儲器部件內不同存儲器組(或相同存儲器部件或不同存儲器部件內的不同存儲器管芯)的數據讀取/寫入訪問可以在鏈路接口的全帶寬下背對背執行而沒有資源沖突。在其他實施例中，在給定存儲器部件的鏈路接口處提供速率對齊邏輯并在部件的成員存儲器組之中共用，以便可以關于相同存儲器部件(或不同存儲器部件)內不同存儲器管芯來執行背對背數據讀取/寫入訪問，從而實際上以減小的速率-對齊花銷為代價將事務并發限制到存儲器管芯級別(替代于更細粒度的組級別)。進一步地，可以與存儲器核心的同步或異步操作結合而實施速率對齊邏輯，后者允許潛在地減小的訪問等待時間和/或減小的定時開銷。以下更詳細討論這些和其他特征和實施例。

圖1圖示了示例性計算系統，其中一個或多個控制部件(共同地101)經由多個信令信道102耦合至存儲器子系統，每個信令信道102由許多數據鏈路(N_DQL)和控制鏈路(未具體示出)構成。控制部件101可以由任意數目的處理器核心和可選的開關電路實施，開關電路使得處理核心能夠訪問存儲器子系統100內的任何和所有的成員存儲器部件103₀-103_N-1。