[發明專利]利用來自多個處理步驟的信息的半導體計量

有效

• 申請號: 201780021343.8
• 申請日: 2017-04-03
• 公開（公告）號: CN108886006B
• 公開（公告）日: 2023-07-07
• 發明（設計）人: A·庫茲涅佐夫;A·A·吉里紐;A·舒杰葛洛夫
• 申請（專利權）人: 科磊股份有限公司
• 主分類號: H01L21/66
• 分類號: H01L21/66
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 張世俊

本文中呈現用于在多重圖案化半導體制作過程中基于對試樣的測量及來自用于制作所述試樣的一或多個先前過程步驟的過程信息而測量過程誘發的誤差的方法及系統。在已執行若干個過程步驟之后，采用計量工具。所述計量工具基于經測量信號及過程信息而測量晶片上的計量目標的所關注結構參數，且將可校正過程參數值傳達到所述先前過程步驟中所涉及的一或多個過程工具。當由適當過程工具執行時，所述可校正過程參數值會減少通過過程流程制作的結構的幾何形狀的過程誘發的誤差。在另一方面中，使用多個計量工具結合來自所述過程流程中的一或多個過程步驟的過程信息來控制制作過程。

相關申請案的交叉參考

本專利申請案依據35U.S.C.§119主張2016年4月4日提出申請的標題為“過程信息輔助計量(Process?Information?Assisted?Metrology)”的序列號為62/318,166的美國臨時專利申請案的優先權，所述臨時專利申請案的標的物以其全文引用方式并入本文中。

技術領域

所描述實施例涉及計量系統及方法，且更特定來說涉及用于表征由多個圖案化過程產生的結構的尺寸的參數的經改善測量的方法及系統。

背景技術

半導體裝置(例如邏輯及存儲器裝置)通常是通過適用于試樣的一系列處理步驟制作。半導體裝置的各種特征及多個結構層級是通過這些處理步驟形成。舉例來說，除其它之外，光刻也是涉及在半導體晶片上產生圖案的一種半導體制作過程。半導體制作過程的額外實例包含但不限于化學機械拋光、蝕刻、沉積及離子植入?？稍趩蝹€半導體晶片上制作多個半導體裝置，且然后將其分離成個別半導體裝置。

現在通常采用多種圖案化技術來提高被印刷到用于給定光刻系統的半導體晶片上的特征的分辨率。圖1A到1D描繪通常被稱為光刻-蝕刻-光刻-蝕刻(LELE)過程的雙重圖案化光刻(DPL)技術。圖1A描繪硅基底層10、界面層11(例如二氧化硅)、裝置層12、硬掩模層13、犧牲層14及由光刻圖案化步驟形成的經圖案化抗蝕劑層15。然后，圖1A中所描繪的結構經受曝光及蝕刻步驟，此形成圖1B中所圖解說明的結構。在此結構中，抗蝕劑層15的圖案已被有效地轉印到硬掩模層13。犧牲層14及經圖案化抗蝕劑層15兩者均已被移除。采用若干個沉積及光刻步驟以形成圖1C中所圖解說明的結構。圖1C圖解說明建立于硬掩模層13的頂部上的另一犧牲層16及經圖案化抗蝕劑層17。經圖案化抗蝕劑層17包含具有與第一經圖案化抗蝕劑層15相同的間距且也具有與在硬掩模層13中所蝕刻的圖案相同的間距的圖案。然而，經圖案化抗蝕劑層17從硬掩模層13的圖案偏移達經圖案化抗蝕劑層17的間距的一半。然后，圖1C中所描繪的結構經受曝光及蝕刻步驟，此形成圖1D中所圖解說明的結構。在此結構中，抗蝕劑層17的圖案已被有效地轉印到硬掩模層13。犧牲層16及經圖案化抗蝕劑層17兩者均已被移除。圖1D圖解說明在硬掩模13中蝕刻、是經圖案化抗蝕劑層15及17的間距的兩倍、由光刻系統的掩模產生的圖案。

圖1D也描繪未優化DPL過程的效應。理想情況是，雙重經圖案化結構的標稱間距應是恒定值P。然而，由于DPL過程的不完美，所得結構的間距由于光柵不均勻性可取決于位置而變化。此通常被稱為“間距步長”。標稱間距P的變化在圖1D中被描繪為ΔP。在另一實例中，每一所得結構的臨界尺寸應是相同標稱值CD。然而，由于DPL過程的不完美，所得結構的臨界尺寸(例如，中間臨界尺寸、底部臨界尺寸等)可取決于位置而變化。所期望臨界尺寸CD的變化在圖1D中被描繪為ΔCD。

間距步長及ΔCD是由DPL過程的不完美(例如兩個光刻層之間的不對準、光刻過程的聚焦及曝光的不均勻性、掩模圖案誤差等)誘發的示范性幾何誤差。間距步長及ΔCD兩者均引入大于預期的單位單元。盡管特定來說描述了間距步長及ΔCD，但可預計其它多個圖案化誤差。