[發明專利]用于自適應時鐘設計的系統和方法

有效

• 申請號: 201780020943.2
• 申請日: 2017-04-12
• 公開（公告）號: CN108885475B
• 公開（公告）日: 2021-12-03
• 發明（設計）人: P·賈殷;V·邦薩爾;M·梅赫羅特拉;K·A·柏曼
• 申請（專利權）人: 高通股份有限公司
• 主分類號: G06F1/08
• 分類號: G06F1/08;G06F1/30
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 王茂華

本公開是針對減輕電壓下降。一方面包含：通過耦合到多路復用器的時鐘模塊，將第一時鐘信號輸出到所述多路復用器，所述第一時鐘信號由時鐘模塊的時鐘延遲組件產生；通過所述時鐘模塊，接收來自鎖相回路PLL的第二時鐘信號，其中所述PLL將第三時鐘信號輸出到耦合到PLL和多路復用器的處理器；通過所述多路復用器，基于檢測到電力供應器上的電壓的下降，選擇第一時鐘信號來輸出到所述處理器；通過多路復用器，基于檢測到電力供應器上的電壓的下降已過去，選擇第三時鐘信號來輸出到所述處理器，其中時鐘模塊和處理器耦合到電力供應器。

背景技術

本公開涉及用于自適應時鐘設計的系統和方法，且更明確地說，涉及用于減輕處理器上的電壓下降的效應的系統和方法。

高頻供電電壓(VDD)下降使處理器的性能和能效降級。此類下降起因于處理器切換活動的突然改變(例如功率受管理狀態的傳入和傳出)，其感應電力傳遞系統中的大電流瞬變，且跨裸片全局影響電路。VDD下降可從幾納秒(即，高頻)到幾微秒(即，低頻)的延遲結合頻率測距出現。高頻(大約100MHz)下降迫使處理器的最高頻率(F_max)的減小，或需要大約100mV的最小電壓保護帶(即，裕度)。

發明內容

下文呈現與本文中所公開的一或多個方面和/或實施例有關的簡化概述。因而，不應將以下概述視為與所有預期方面和/或實施例有關的詳盡總覽，也不應認為以下概述識別與所有預期方面和/或實施例有關的關鍵或至關重要的要素，或劃定與任何特定方面和/或實施例相關聯的范圍。因此，以下概述具有以下唯一目的：以簡化形式呈現和與本文中所公開的機構有關的一或多個方面和/或實施例有關的某些概念以先于下文呈現的具體實施方式。

一種減輕電壓下降的方法包含：通過耦合到多路復用器的時鐘模塊，將第一時鐘信號輸出到所述多路復用器，所述第一時鐘信號由時鐘模塊的時鐘延遲組件產生；通過所述時鐘模塊，接收來自鎖相回路(PLL)的第二時鐘信號，其中所述PLL將第三時鐘信號輸出到耦合到所述PLL和所述多路復用器的處理器；通過所述多路復用器，基于檢測到第一電力供應器上的電壓的第一下降，選擇第一時鐘信號來輸出到處理器；以及通過所述多路復用器，基于檢測到第一電力供應器上的電壓的第一下降已過去，選擇第三時鐘信號來輸出到處理器，其中所述時鐘模塊和所述處理器耦合到所述第一電力供應器。

一種用于減輕電壓下降的設備包含：處理器，其耦合到第一電力供應器；多路復用器，其耦合到所述處理器；時鐘模塊，其耦合到所述多路復用器和所述第一電力供應器，其中所述時鐘模塊包含時鐘延遲組件；以及PLL，其耦合到所述多路復用器，其中所述時鐘模塊將第一時鐘信號輸出到所述多路復用器，并接收來自所述PLL的第二時鐘信號，所述第一時鐘信號由時鐘延遲組件產生，其中所述多路復用器經配置以選擇來自時鐘模塊的第一時鐘信號或來自PLL的第三時鐘信號來輸出到處理器，且其中基于檢測到第一電力供應器上的電壓的第一下降，所述多路復用器選擇來自所述時鐘模塊的第一時鐘信號來輸出到所述處理器。

一種用于減輕電壓下降的設備包含：處理器裝置，其耦合到第一電力供應器裝置；多路復用器裝置，其耦合到所述處理器裝置；時鐘裝置，其耦合到所述多路復用器裝置和所述第一電力供應器裝置，其中所述時鐘裝置包含時鐘延遲組件；以及PLL，其耦合到所述多路復用器裝置，其中所述時鐘裝置將第一時鐘信號輸出到所述多路復用器裝置，且接收來自所述PLL的第二時鐘信號，所述第一時鐘信號由所述時鐘延遲組件產生，其中所述多路復用器裝置經配置以選擇來自所述時鐘裝置的第一時鐘信號或來自所述PLL的第三時鐘信號來輸出到所述處理器裝置，且其中基于檢測到第一電力供應器裝置上的電壓的第一下降，所述多路復用器裝置選擇來自所述時鐘裝置的第一時鐘信號來輸出到處理器裝置。