[發明專利]用于將比原生支持的數據寬度更寬的數據原子地存儲到存儲器的處理器、方法、系統和指令

在審

• 申請號: 201780014781.1
• 申請日: 2017-03-03
• 公開（公告）號: CN108701027A
• 公開（公告）日: 2018-10-23
• 發明（設計）人: V.尚布霍格;S.J.羅賓遜;C.D.布賴恩特;J.W.布蘭特
• 申請（專利權）人: 英特爾公司
• 主分類號: G06F9/30
• 分類號: G06F9/30
• 代理公司: 中國專利代理(香港)有限公司 72001
• 代理人: 徐予紅;楊美靈

1.一種處理器，所述處理器包括：

對應于給定邏輯處理器的數據寄存器的最寬集合，所述最寬集合的所述數據寄存器的每個具有以位計的第一寬度；

對應于所述給定邏輯處理器的解碼單元，所述解碼單元用于解碼指定所述最寬集合的所述數據寄存器的指令，以及用于解碼原子存儲到存儲器指令，所述原子存儲到存儲器指令用于指示要具有比所述最寬集合的所述數據寄存器的每個的所述以位計的第一寬度更寬的以位計的第二寬度的數據，以及所述原子存儲到存儲器指令用于指示與存儲器位置關聯的存儲器地址信息；以及

與所述解碼單元耦合的執行單元，所述執行單元響應于所述原子存儲到存儲器指令，將所指示的數據原子地存儲到所述存儲器位置。

2. 如權利要求1所述的處理器，其中所述執行單元包括分級緩沖器，并且其中所述執行單元響應于所述原子存儲到存儲器指令而要：

把要共同表示總量的所指示的數據的多個部分順序存儲到所述分級緩沖器；以及

在已將所述總量的所指示的數據存儲在所述分級緩沖器中之后，同時存儲來自所述分級緩沖器的所述總量的所指示的數據。

3.如權利要求2所述的處理器，還包括寫組合緩沖器，并且其中所述執行單元響應于所述原子存儲到存儲器指令，要將所述總量的所指示的數據從所述分級緩沖器同時存儲到所述寫組合緩沖器。

4.如權利要求3所述的處理器，其中，所述執行單元響應于所述原子存儲到存儲器指令，要在已將所指示的數據的所述多個部分存儲到所述寫組合緩沖器之后配置所述寫組合緩沖器以用于逐出。

5.如權利要求3所述的處理器，其中，所述執行單元響應于所述原子存儲到存儲器指令，要在已將所指示的數據的所述多個部分存儲到所述寫組合緩沖器之后將所述寫組合緩沖器配置成不允許較年輕的存儲操作與所述寫組合緩沖器合并。

6.如權利要求1所述的處理器，其中，所述執行單元響應于所述原子存儲到存儲器指令，要當所述原子存儲到存儲器指令引退時發信號通知以下中的一個：在所述數據要原子地存儲在的所述存儲器位置的第一字節到最后字節的任何字節上配置的斷點，對所述任何字節的段限制違反，對所述任何字節的規范地址形式違反和對所述任何字節的基于范圍的違反。

7.如權利要求1所述的處理器，其中，所述執行單元響應于所述原子存儲到存儲器指令，要使所述數據的所述原子存儲不可轉發，并且要強制與所述原子地存儲的數據關聯的存儲器類型是無緩存隨機組合寫（USWC），而不管基礎存儲器類型。

8.如權利要求1至7中的任何一個所述的處理器，其中所述第一和第二寬度是以下中的一個：

所述第一寬度是128位，以及所述第二寬度是256位；

所述第一寬度是128位，以及所述第二寬度是512位；

所述第一寬度是128位，以及所述第二寬度是1024位；

所述第一寬度是256位，以及所述第二寬度是512位；以及

所述第一寬度是256位，以及所述第二寬度是1024位。

9.如權利要求1至7中的任何一個所述的處理器，其中所述解碼單元要解碼所述原子存儲到存儲器指令，所述指令要指示與第二不同存儲器位置關聯的第二存儲器地址信息，響應于所述原子存儲到存儲器指令要從所述第二不同存儲器位置加載所指示的數據。

10.如權利要求1至7中的任何一個所述的處理器，其中，所述解碼單元要解碼所述原子存儲到存儲器指令，所述指令要指示初始用于存儲所指示的數據的所述最寬集合的多個所述數據寄存器。

11.如權利要求1至7中的任何一個所述的處理器，還包括引退單元，并且其中所述引退單元要等待引退所述原子存儲到存儲器指令直到接收到響應，其中所述響應要指示所述原子存儲已被完全觀察并且現在完全一致。