[發明專利]用于將比原生支持的數據寬度更寬的數據原子地存儲到存儲器的處理器、方法、系統和指令

在審

• 申請號: 201780014781.1
• 申請日: 2017-03-03
• 公開（公告）號: CN108701027A
• 公開（公告）日: 2018-10-23
• 發明（設計）人: V.尚布霍格;S.J.羅賓遜;C.D.布賴恩特;J.W.布蘭特
• 申請（專利權）人: 英特爾公司
• 主分類號: G06F9/30
• 分類號: G06F9/30
• 代理公司: 中國專利代理(香港)有限公司 72001
• 代理人: 徐予紅;楊美靈

處理器包括對應于給定邏輯處理器的數據寄存器的最寬集合。最寬集合的數據寄存器的每個具有以位計的第一寬度。對應于給定邏輯處理器的解碼單元要解碼指定最寬集合的數據寄存器的指令，并且要解碼原子存儲到存儲器指令。原子存儲到存儲器指令要指示要具有以位計的第二寬度的數據，所述以位計的第二寬度比以位計的第一寬度更寬。原子存儲到存儲器指令要指示與存儲器位置關聯的存儲器地址信息。執行單元與解碼單元耦合。執行單元響應于原子存儲到存儲器指令，要將指示的數據原子地存儲到存儲器位置。

技術領域

本文描述的實施例一般涉及處理器。具體地，本文描述的實施例一般涉及保證處理器中的存儲原子性。

背景技術

許多處理器具有單指令多數據（SIMD）架構。在SIMD架構中，打包數據指令、矢量指令或SIMD指令可以同時或并行地在多個數據元素或多個數據元素對上進行操作。處理器可以具有響應于打包數據指令的并行執行硬件，以同時或并行地執行多個操作。

可以將多個數據元素打包在一個寄存器內作為打包數據或矢量數據。在打包數據中，其它存儲位置或寄存器的位可以邏輯地劃分成數據元素序列。例如，128位寬打包數據寄存器可以具有兩個64位寬數據元素、四個32位數據元素、八個16位數據元素或十六個8位數據元素。數據元素的每個可以表示單獨的獨立數據片（例如，像素顏色、復數的分量等），可以單獨地和/或獨立于其余的數據元素來對其操作。

附圖說明

通過參考用于示出實施例的以下描述和附圖，可以最好地理解本發明。在附圖中：

圖1是處理器的實施例的框圖，所述處理器操作以執行原子存儲到存儲器指令的實施例以將比原生支持的數據寬度更寬的數據原子地存儲到存儲器。

圖2是執行原子存儲到存儲器指令的實施例以將比原生支持的數據寬度更寬的數據原子地存儲到存儲器的方法的實施例的框流程圖。

圖3是處理器的另一實施例的框圖，所述處理器操作以執行原子存儲到存儲器指令的實施例以將比原生支持的數據寬度更寬的數據原子地存儲到存儲器。

圖4是執行原子存儲到存儲器指令的示例實施例的方法的更詳細示例實施例的框流程圖。

圖5是具有執行單元的第一詳細示例實施例的邏輯處理器的實施例的框圖，所述執行單元包括分級緩沖器和寫組合緩沖器。

圖6是具有執行單元的更特定的第二詳細示例實施例的邏輯處理器的實施例的框圖，所述執行單元包括分級緩沖器和寫組合緩沖器。

圖7A是示出有序流水線的實施例和寄存器重命名亂序發布（issue）/執行流水線的實施例的框圖。

圖7B是包括耦合到執行引擎單元并且兩者均耦合到存儲器單元的前端單元的處理器核的實施例的框圖。

圖8A是單個處理器核連同其到管芯上互連網絡的連接并且連同其2級（L2）高速緩沖存儲器的本地子集的實施例的框圖。

圖8B是圖8A的處理器核的部分的擴充視圖的實施例的框圖。

圖9是可具有多于一個核、可具有集成存儲器控制器并且可具有集成圖形的處理器的實施例的框圖。

圖10是計算機架構的第一實施例的框圖。

圖11是計算機架構的第二實施例的框圖。

圖12是計算機架構的第三實施例的框圖。

圖13是片上系統架構的實施例的框圖。

圖14是根據本發明的實施例的、使用軟件指令轉換器來將源指令集中的二進制指令轉換成目標指令集中的二進制指令的框圖。

具體實施方式