[發明專利]用于制造包括貫穿基板延伸的導電孔的互連部的方法

在審

• 申請號: 201780007371.4
• 申請日: 2017-01-16
• 公開（公告）號: CN108475660A
• 公開（公告）日: 2018-08-31
• 發明（設計）人: 朱利安·維蒂耶洛;法比安·皮亞拉
• 申請（專利權）人: 庫伯斯股份有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L21/285;C23C16/455
• 代理公司: 中原信達知識產權代理有限責任公司 11219
• 代理人: 陸弋;安翔

本發明涉及一種用于制造包括貫穿基板(1)延伸的導電孔(V)的互連部的方法，所述方法相繼地包括：(a)在所述基板的主表面(1A)上以及至少一個孔洞(10)的內表面(10A、10B)上沉積氮化鈦或氮化鉭層(11)，該至少一個孔洞延伸到所述基板的厚度的至少一部分內；(b)在所述氮化鈦或氮化鉭層(11)上沉積銅層(12)；(c)用銅填充所述孔洞(10)；所述方法的特征在于，在步驟(a)期間，基板(1)被布置在第一沉積室(100)內，并且在于所述步驟(a)包括：根據第一脈沖序列、經由第一噴射路徑將氣相的鈦或鉭前驅體噴射到沉積室內；以及，根據第二脈沖序列、經由與第一噴射路徑不同的第二噴射路徑將含氮反應氣體噴射到沉積室內，所述第一脈沖序列和第二脈沖序列是有相位差的。

技術領域

本發明涉及一種用于制造包括貫穿基板延伸的導電孔(via)的互連部(interconnection)的方法。

背景技術

在例如由硅制成的、旨在通過其兩個主表面而電連接至電子元件的基板內，已知為了生產集成電路而制造穿硅導電孔(TSV)。

制造這種互連部通常包括以下步驟：

-在基板的厚度內形成孔洞(通常不是通孔)，

-在基板的主表面上以及該孔洞的內表面上沉積氮化鈦或氮化鉭層，

-在該氮化鈦層上沉積銅層，以便開始下一步驟，

-用銅填充該孔洞，

-在與其上已沉積有氮化鈦或氮化鉭層以及銅層的主表面相反的一側移除基板的一部分，直到所述孔洞的內部被暴露，由此將導電孔變成通孔式導電孔。

該氮化鈦或氮化鉭層用作阻擋層，以防止銅擴散到基板內。

為了能夠通過該導電孔進行適當的導電，這些沉積層必須是順應的(compliant)并具有良好的質量。“順應層(compliant layer)”是指這樣的層：該層的在與其沉積表面垂直的方向上測量的厚度是恒定的。換句話說，所述層的表面平行于其沉積表面。

能夠通過使用原子層沉積(ALD)技術連續沉積多個原子單層(atomicmonolayers)來獲得優異的順應性，但這種沉積相對較慢，導致沉積100至200nm厚度的一層需要幾個小時，因此特別昂貴。

物理氣相沉積(PVD)較快，因此較不昂貴，但提供的順應性較差。

然而，在孔洞具有高的形狀因子(深度/寬度比)、即形狀因子大于或等于5:1的情況下，如果不大于或等于10:1，則沉積物的低順應性要求在基板的主表面上沉積大厚度的材料，以在孔洞的底部中實現足夠的厚度。然后，必須使用化學機械拋光(CMP)從所述表面移除這種過大厚度的材料的至少一部分，這增加了該步驟的成本和持續時間，并且產生了拋光表面的污染問題，從而需要隨后的清潔。

最后，化學氣相沉積(CVD)提供了比PVD方法更好的順應性，但它具有引入了污染物(包括碳)的缺點，這降低了所形成的層的質量。

然而，制造導電孔需要沉積具有良好質量的層，即，尤其沒有雜質，從而最小化銅電遷移(一種隨著時間的流逝而損傷導電孔的現象)的發生。

發明內容

本發明的一個目的是設計一種用于制造包括貫穿基板延伸的導電孔的互連部的方法，它避免了上述問題，并且更具體地，它允許提高所沉積的層的順應性，并且避免沉積隨后必須從基板的主表面去除的過大厚度的材料。本發明的另一目的是還提供隨著時間的流逝具有更高可靠性的互連部。

根據本發明，提供了一種用于制造包括貫穿基板延伸的導電孔的互連部的方法，并且該方法包括以下的連續步驟：

a)在基板的主表面上以及至少一個孔洞的內表面上沉積氮化鈦或氮化鉭層，所述至少一個孔洞延伸到所述基板的厚度的至少一部分內；