[實用新型]低漏電流深溝槽功率MOS器件

有效

• 申請號: 201721813189.1
• 申請日: 2017-12-22
• 公開（公告）號: CN208045505U
• 公開（公告）日: 2018-11-02
• 發明（設計）人: 黃彥智;陸佳順;楊潔雯
• 申請（專利權）人: 蘇州硅能半導體科技股份有限公司
• 主分類號: H01L29/06
• 分類號: H01L29/06;H01L29/423;H01L27/088
• 代理公司: 蘇州創元專利商標事務所有限公司 32103
• 代理人: 馬明渡;王健

1.一種低漏電流深溝槽功率MOS器件，所述MOS器件包括至少2個功率MOS器件單胞，所述功率MOS器件單胞進一步包括：位于硅片背面的重摻雜P摻雜漏極區（1），位于所述P摻雜漏極區（1）上方的P摻雜雜質外延層（2）；位于所述P摻雜雜質外延層（2）上方的N摻雜阱層（3）；位于所述N摻雜阱層（3）并伸入P摻雜雜質外延層（2）的溝槽（4）；在所述N摻雜阱層（3）上部且在所述溝槽（4）四周形成具有P摻雜源極區（6），所述溝槽（4）內設有一個柵極導電多晶硅（7）和一個屏蔽柵導電多晶硅（8），屏蔽柵導電多晶硅（8）位于柵極導電多晶硅（7）下方；所述柵極導電多晶硅（7）兩側與溝槽（4）內壁之間設有絕緣柵氧化層（5）；所述屏蔽柵導電多晶硅（8）兩側及底部均由屏蔽柵氧化層（9）包圍，所述柵極導電多晶硅（7）與屏蔽柵導電多晶硅（8）由導電多晶硅間絕緣介質層（10）隔開，相鄰所述功率MOS器件單胞之間通過N摻雜阱層（3）隔離；

其特征在于：相鄰功率MOS器件單胞之間的N摻雜阱層（3）內具有一P摻雜深阱部（13），此P摻雜深阱部（13）的上端延伸至N摻雜阱層（3）的上表面，所述P摻雜深阱部（13）的下端延伸至P摻雜雜質外延層（2）的下部區域，所述P摻雜深阱部（13）的深度與溝槽（4）的深度比例為10：（4~6）。

2.根據權利要求1所述的低漏電流深溝槽功率MOS器件，其特征在于：所述屏蔽柵氧化層（9）的厚度大于所述絕緣柵氧化層（5）的最小厚度。

3.根據權利要求1或2所述的低漏電流深溝槽功率MOS器件，其特征在于：所述溝槽（4）頂部淀積有絕緣介質層（11），并在位于柵極導電多晶硅（7）上方和源極區上方的絕緣介質層（11）分別開孔，在孔內設有金屬連線（12），分別實現柵極導電多晶硅（7）和源極區電性連接。

4.根據權利要求1或2所述的低漏電流深溝槽功率MOS器件，其特征在于：所述N摻雜阱層（3）的深度與P摻雜雜質外延層（2）的深度比例為1：（4~8）。