[實用新型]基于FPGA和SDRAM的驗光儀圖像與字符液晶屏顯示控制系統

有效

• 申請號: 201721713718.0
• 申請日: 2017-12-11
• 公開（公告）號: CN207676624U
• 公開（公告）日: 2018-07-31
• 發明（設計）人: 趙俊奇;戈錄永;郭智勇;馮軍峰;張清
• 申請（專利權）人: 太原中北新緣科技中心
• 主分類號: G09G3/36
• 分類號: G09G3/36
• 代理公司: 太原同圓知識產權代理事務所(特殊普通合伙) 14107
• 代理人: 王金鎖

本實用新型涉及一種基于FPGA和SDRAM的驗光儀圖像與字符液晶屏顯示控制系統，包括CMOS攝像模塊、CPU數據傳輸接口、LCD顯示模塊、FPGA核心處理器模塊和SDRAM數據緩存模塊，FPGA核心處理器模塊分別與CMOS攝像模塊、CPU數據傳輸接口和LCD顯示模塊連接，同時FPGA核心處理器模塊與SDRAM數據緩存模塊雙向連接。本實用新型的液晶屏顯示控制系統將CMOS攝像模塊和FPGA核心處理器模塊的時鐘信號同步，實現了液晶屏的穩定顯示；FPGA核心處理器模塊在CMOS攝像模塊提供的同步時鐘信號的控制作用下，使數字CMOS圖像和字符圖字信號疊加，實現了圖像與字符的疊加顯示。

技術領域

本實用新型涉及一種液晶屏顯示控制系統，具體涉及一種基于FPGA和SDRAM的驗光儀圖像與字符液晶屏顯示控制系統。

背景技術

目前用于液晶屏顯示控制系統主要有以下幾種方案：(1)采用內部設有CMOS圖像處理模塊和液晶屏時序控制信號的CPU，在其內部實現圖像與字符的疊加，這種液晶屏顯示控制方案只適用于控制分辨率低的液晶屏的顯示，若控制高分辨率液晶屏則成本較高；(2)采用專用的圖像字符疊加模塊，該模塊只能實現特定字符和模擬圖像的疊加顯示，電路簡單，但其靈活性差，不方便圖像和字符的修改；(3)采用FPGA和2片SRAM控制液晶屏的顯示，SRAM緩存容量小，價格高，不適用于控制分辨率高的液晶屏的顯示。

發明內容

鑒于此，本實用新型的目的在于，提供一種基于FPGA和SDRAM的驗光儀圖像與字符液晶屏顯示控制系統，旨在彌補現有液晶屏顯示控制系統在實現圖像與字符的疊加顯示時只適用于控制低分辨率的液晶屏顯示的缺陷以及解決采用高分辨率液晶屏顯示時其控制系統成本較高的問題。

為了達到上述實用新型的目的，進而采取的技術方案如下：

基于FPGA和SDRAM的驗光儀圖像與字符液晶屏顯示控制系統，包括CMOS攝像模塊、CPU數據傳輸接口和LCD顯示模塊，還包括FPGA核心處理器模塊和SDRAM數據緩存模塊，所述FPGA核心處理器模塊分別與CMOS攝像模塊、CPU數據傳輸接口和LCD顯示模塊連接，同時所述FPGA核心處理器模塊與所述SDRAM數據緩存模塊雙向連接；

其中，所述CMOS攝像模塊，獲取實時動態圖像并提供基準時鐘信號；

所述SDRAM數據緩存模塊包括至少2個以上可用于存儲所需顯示的字符頁面數據的存儲區；

所述CPU數據傳輸接口，將所需顯示的字符頁面數據傳送至FPGA核心處理器模塊中；

所述FPGA核心處理器模塊，具有一將所述基準時鐘信號轉換為同步的高頻率時鐘信號的鎖相環模塊，同時對CPU數據傳輸接口傳送過來的所需顯示的字符頁面數據進行處理并將處理后的數據緩存至所述至少2個以上可用于存儲所需顯示的字符頁面數據的存儲區中，并同時從該字符頁面數據的存儲區中讀取出所需要顯示的字符頁面數據，在同步高頻率時鐘信號的作用下，將接收的實時動態圖像與所需顯示的字符頁面數據發送至所述LCD顯示模塊中疊加顯示。

優選地，所述高頻率時鐘信號的頻率是基準時鐘信號頻率的3倍以上。

優選地，所述FPGA核心處理器模塊通過控制SDRAM的BAn引腳來實現對SDRAM中不同存儲區的讀寫操作。

本實用新型的有益效果：本實用新型的液晶屏顯示控制系統采用CMOS攝像模塊，實現了液晶屏數字CMOS圖像的動態實時顯示；CMOS攝像模塊和FPGA核心處理器模塊的時鐘信號同步，實現了液晶屏的穩定顯示；FPGA核心處理器模塊在CMOS攝像模塊提供的同步時鐘信號的控制作用下，使數字CMOS圖像和字符圖字信號疊加，實現了圖像與字符的疊加顯示；采用SDRAM作為數據緩存模塊，緩存容量大，成本低；采用雙頁面顯示數據存儲模式，FPGA核心處理器模塊對兩頁面交替進行讀寫操作，實現雙頁面交替顯示。

附圖說明