[實用新型]基于FPGA和SDRAM的驗光儀圖像與字符液晶屏顯示控制系統

有效

• 申請號: 201721713718.0
• 申請日: 2017-12-11
• 公開（公告）號: CN207676624U
• 公開（公告）日: 2018-07-31
• 發明（設計）人: 趙俊奇;戈錄永;郭智勇;馮軍峰;張清
• 申請（專利權）人: 太原中北新緣科技中心
• 主分類號: G09G3/36
• 分類號: G09G3/36
• 代理公司: 太原同圓知識產權代理事務所(特殊普通合伙) 14107
• 代理人: 王金鎖

1.基于FPGA和SDRAM的驗光儀圖像與字符液晶屏顯示控制系統，包括CMOS攝像模塊、CPU數據傳輸接口和LCD顯示模塊，其特征在于，還包括有FPGA核心處理器模塊和SDRAM數據緩存模塊，所述FPGA核心處理器模塊分別與CMOS攝像模塊、CPU數據傳輸接口和LCD顯示模塊連接，同時所述FPGA核心處理器模塊與所述SDRAM數據緩存模塊雙向連接；

其中，所述CMOS攝像模塊，獲取實時動態圖像并提供基準時鐘信號；

所述SDRAM數據緩存模塊包括至少2個以上可用于存儲所需顯示的字符頁面數據的存儲區；

所述CPU數據傳輸接口，將所需顯示的字符頁面數據傳送至FPGA核心處理器模塊中；

所述FPGA核心處理器模塊，具有一將所述基準時鐘信號轉換為同步的高頻率時鐘信號的鎖相環模塊，同時對CPU數據傳輸接口傳送過來的所需顯示的字符頁面數據進行處理并將處理后的數據緩存至所述至少2個以上可用于存儲所需顯示的字符頁面數據的存儲區中，并同時從該字符頁面數據的存儲區中讀取出所需要顯示的字符頁面數據，在同步高頻率時鐘信號的作用下，將接收的實時動態圖像與所需顯示的字符頁面數據發送至所述LCD顯示模塊中疊加顯示。

2.根據權利要求1所述的基于FPGA和SDRAM的驗光儀圖像與字符液晶屏顯示控制系統，其特征在于，所述高頻率時鐘信號的頻率是基準時鐘信號頻率的3倍以上。

3.根據權利要求1所述的基于FPGA和SDRAM的驗光儀圖像與字符液晶屏顯示控制系統，其特征在于，所述FPGA核心處理器模塊通過控制SDRAM的BAn引腳來實現對SDRAM中不同存儲區的讀寫操作。