[實用新型]時鐘樹單元、時鐘網絡結構及FPGA時鐘結構

有效

• 申請號: 201721678716.2
• 申請日: 2017-12-06
• 公開（公告）號: CN207571741U
• 公開（公告）日: 2018-07-03
• 發明（設計）人: 馮曉玲;劉晶;賈紅;程顯志;陳維新;韋嶔
• 申請（專利權）人: 西安智多晶微電子有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50;G06F1/10;H03K5/135
• 代理公司: 西安嘉思特知識產權代理事務所(普通合伙) 61230
• 代理人: 劉長春

本實用新型涉及一種時鐘樹單元、時鐘網絡結構及FPGA時鐘結構，其中所述時鐘樹單元包括：橫向驅動模塊、多個縱向接口模塊、多個可編程邏輯單元，所述可編程邏輯單元中設置有橫向分支驅動；橫向驅動模塊，電連接至多個所述縱向接口模塊；所述縱向接口模塊，與所述橫向分支驅動對應連接；所述橫向分支驅動用于使所述待傳輸信號在多個所述可編程邏輯單元之間傳遞。本實用新型技術方案通過在可編程邏輯單元中設置橫向分支驅動，使得可編程邏輯單元從縱向接口模塊接收到的待傳輸信號能夠相互傳遞，而不同于現有技術中的第二驅動向可編程邏輯單元發送全部的待傳輸信號，因此縮小了芯片面積，而且避免了資源浪費。

技術領域

本實用新型屬于電子技術領域，具體涉及一種時鐘樹單元、時鐘網絡結構及FPGA時鐘結構。

背景技術

FPGA是由許多的邏輯單元構成的邏輯器件，其中邏輯單元包括門、查找表和觸發器，它具有豐富硬件資源、強大并行處理能力和靈活可重配置能力，在數據處理、通信、網絡等很多領域得到了越來越多的廣泛應用。

隨著工藝制造水平的飛速發展，芯片尺寸在不斷縮小，集成度在快速提高。為跟上數字芯片的快速發展，人們對性能提出的要求也越來越高，而時鐘信號對系統的功能、性能及穩定性起著決定性的作用。因此在設計過程中，時鐘網絡的設計成了決定時鐘網絡好壞的關鍵因素。

如圖1所示的現有時鐘網絡結構主要包括：

a：中央時鐘選擇器(MUX)：用于傳遞時鐘信號，通過配置FPGA來選擇所需的時鐘源；中央時鐘選擇器的輸出時鐘個數是固定的，也即整個時鐘網絡所能傳遞時鐘的最大數目N個。

b：第一驅動(A-buffer)：MUX輸出的N個時鐘信號(Nclk)傳遞到A-buffer，通過A-buffer驅動第二驅動(B-buffer)模塊。

c：第二驅動(B-buffer)：接收A-buffer傳遞的Nclk，并將該Nclk驅動相應區域的可編程邏輯單元(basic unit)的時鐘模塊。

然而上述現有技術存在如下問題：1、能夠傳遞的時鐘數目是固定的，如果要增加時鐘數目，則要增大時鐘網絡的規模，增大芯片體積，提高成本，而且在小規模應用時，部分時鐘網絡資源會空閑，造成資源浪費。2、現有的時鐘結構，只能用于傳遞時鐘信號，而對于用戶需要高速傳遞的自定義信號不能傳遞。

在高速數字處理器中，大部分的功耗消耗在時鐘網絡中，因此時鐘網絡的設計尤為引起人們的關注。因此，研究出一種有利于縮小芯片面積，且能夠降低功耗的時鐘網絡結構，是本領域的熱點研究方向。

實用新型內容

針對以上存在的問題，本實用新型提出了一種時鐘樹單元、時鐘網絡結構及FPGA時鐘結構，具體的實施方式如下。

具體的，本實用新型實施例提供一種時鐘樹單元，其中，所述時鐘樹單元包括：橫向驅動模塊、多個縱向接口模塊、多個可編程邏輯單元，所述可編程邏輯單元中設置有橫向分支驅動；

橫向驅動模塊，電連接至多個所述縱向接口模塊，用于向所述縱向接口模塊發送待傳輸信號；

所述縱向接口模塊，與所述橫向分支驅動對應連接，用于向所述橫向分支驅動發送所述待傳輸信號；

所述橫向分支驅動用于使所述待傳輸信號在多個所述可編程邏輯單元之間傳遞。

在本實用新型的一個實施例中，所述橫向驅動模塊的輸出端設置有多個輸出引線，每一個所述輸出引線傳輸一個所述待傳輸信號；

每一個所述縱向接口模塊與多個所述輸出引線中的至少一個電連接，用于接收所述輸出引線傳遞的所述待傳輸信號。