[實(shí)用新型]高壓基準(zhǔn)電壓源

有效

• 申請(qǐng)?zhí)枺?/td>: 201721659455.X
• 申請(qǐng)日: 2017-12-04
• 公開（公告）號(hào): CN207924558U
• 公開（公告）日: 2018-09-28
• 發(fā)明（設(shè)計(jì)）人: 羅妃艷
• 申請(qǐng)（專利權(quán)）人: 深圳市中廣芯源科技有限公司
• 主分類號(hào): G05F3/26
• 分類號(hào): G05F3/26
• 代理公司: 北京匯信合知識(shí)產(chǎn)權(quán)代理有限公司 11335
• 代理人: 夏靜潔

本實(shí)用新型公開了一種高壓基準(zhǔn)電壓源，包括：高壓?jiǎn)?dòng)電路、高壓帶隙基準(zhǔn)核心電路、電壓檢測(cè)分壓結(jié)構(gòu)和電流源電路；高壓?jiǎn)?dòng)電路包括高壓PMOS管M8、M9、M10和一啟動(dòng)電阻R2，電流源電路包括PMOS管M11、M12和NMOS管M16、M17、M18、M19，高壓帶隙基準(zhǔn)核心電路包括PMOS管組、NMOS管組、基準(zhǔn)電流設(shè)置電阻R1、PNP三極管Q1、Q2、Q3、電阻R3和NMOS管M15，電壓檢測(cè)分壓結(jié)構(gòu)包括輸出電阻依次串聯(lián)連接的R4、R5、R6、R7、R8和R9。通過本實(shí)用新型的技術(shù)方案，匹配精度得到了極大提升，同時(shí)可滿足高壓電源輸入供電要求，無需額外修調(diào)電路矯正基準(zhǔn)電壓值，同時(shí)減小漏電流，節(jié)約了修調(diào)成本。

技術(shù)領(lǐng)域

本實(shí)用新型涉及電源技術(shù)領(lǐng)域，尤其涉及一種高壓基準(zhǔn)電壓源。

背景技術(shù)

目前，采用高壓40V半導(dǎo)體工藝設(shè)計(jì)電壓基準(zhǔn)源，通常由于高壓CMOS器件存在較大失配和寄生PN結(jié)漏電等原因造成基準(zhǔn)電壓存在較大偏差，需要額外增加修調(diào)電路進(jìn)行矯正，且增加芯片在量產(chǎn)復(fù)雜度和成本。

實(shí)用新型內(nèi)容

針對(duì)上述問題中的至少之一，本實(shí)用新型提供了一種高壓基準(zhǔn)電壓源，采用低壓CMOS器件設(shè)計(jì)高壓輸入的基準(zhǔn)電壓源，增強(qiáng)鏡像電流源匹配精度，可滿足高壓電源輸入供電要求，同時(shí)匹配精度得到極大提升，無需額外修調(diào)電路矯正基準(zhǔn)電壓值，同時(shí)減小漏電流，節(jié)約了修調(diào)成本。

為實(shí)現(xiàn)上述目的，本實(shí)用新型提供了一種高壓基準(zhǔn)電壓源，包括：高壓?jiǎn)?dòng)電路、高壓帶隙基準(zhǔn)核心電路、電壓檢測(cè)分壓結(jié)構(gòu)和電流源電路；所述高壓?jiǎn)?dòng)電路包括高壓PMOS管第八晶體管M8、第九晶體管M9、第十晶體管M10和一啟動(dòng)電阻R2，所述第八晶體管M8、所述第九晶體管M9和所述第十晶體管M10的源極和襯底均與供電電壓端相連，所述第八晶體管M8的漏極與所述啟動(dòng)電阻R2的一端相連，所述第八晶體管M8的柵極、所述第九晶體管M9的柵極與所述第九晶體管M9的漏極和所述第十晶體管M10的漏極相連；所述電流源電路包括PMOS管第十一晶體管M11、第十二晶體管M12和NMOS管第十六晶體管M16、第十七晶體管M17、第十八晶體管M18、第十九晶體管M19，所述第十一晶體管M11的源極和襯底、所述第十二晶體管M12的源極和襯底均與所述供電電壓端相連，所述第十一晶體管M11和所述第十二晶體管M12的柵極均與所述第十晶體管M10的柵極相連；所述高壓帶隙基準(zhǔn)核心電路包括PMOS管組、NMOS管組、基準(zhǔn)電流設(shè)置電阻R1、PNP型的三極管AQ1、三極管BQ2、三極管CQ3、第三電阻R3和NMOS管第十五晶體管M15，所述PMOS管組由PMOS管第一晶體管M1、第二晶體管M2、第三晶體管M3、第四PMOS管M4、第十三晶體管M13和第十四晶體管M14組成，所述NMOS管組由第四NMOS管M4a、第五晶體管M5、第六晶體管M6和第七晶體管M7四個(gè)NMOS管組成，所述第一晶體管M1和所述第二晶體管M2的源極和襯底、以及所述第三晶體管M3和所述第四PMOS管M4的襯底均與所述供電電壓端相連，所述第一晶體管M1的柵極和漏極、所述第二晶體管M2的柵極、所述第三晶體管M3的源極均與所述第十晶體管M10的柵極相連，所述第二晶體管M2的漏極與所述第四PMOS管M4的源極相連，所述第三晶體管M3的柵極和漏極、所述第四PMOS管M4的柵極和所述第四NMOS管M4a的漏極相連，所述第四NMOS管M4a的柵極、所述第五晶體管M5的柵極和漏極、所述第四PMOS管M4的漏極均與所述啟動(dòng)電阻R2的另一端相連，所述第四NMOS管M4a的源極與所述第六晶體管M6的漏極相連，所述第五晶體管M5的源極、所述第六晶體管M6的柵極、所述第七晶體管M7的柵極和漏極之間相連，所述基準(zhǔn)電流設(shè)置電阻R1的兩端分別與所述第六晶體管M6的源極和所述三極管AQ1的發(fā)射極相連，所述第七晶體管M7的源極與所述三極管BQ2的發(fā)射極相連，所述第四NMOS管M4a、所述第五晶體管M5、所述第六晶體管M6、所述第七晶體管M7的襯底和所述三極管AQ1、所述三極管BQ2的基極和集電極均與接地端相連，所述第十四晶體管M14的源極與所述第十一晶體管M11的漏極相連，所述第十三晶體管M13的源極與所述第十二晶體管M12的漏極相連，所述第十三晶體管M13和所述第十四晶體管M14的襯底均與所述供電電壓端相連，所述第十三晶體管M13、所述第十四晶體管M14的柵極均與所述第四PMOS管M4的柵極相連，所述第十四晶體管M14的漏極與所述第十五晶體管M15的漏極和柵極相連，所述第十五晶體管M15的襯底與接地端相連，所述第十五晶體管M15的源極與所述第三電阻R3串聯(lián)連接，所述第三電阻R3與所述三極管CQ3的發(fā)射極相連，所述三極管CQ3的基極和集電極均與接地端相連，所述第十五晶體管M15的源極與所述第三電阻R3之間的連接端作為恒溫基準(zhǔn)電壓源端；所述電流源電路的NMOS管中，所述第十七晶體管M17的柵極、所述第十六晶體管M16的漏極和柵極均與所述第十三晶體管M13的漏極相連，所述第十六晶體管M16的源極、所述第十八晶體管M18的漏極、所述第十八晶體管M18的柵極和所述第十九晶體管M19的柵極之間相連，所述第十七晶體管M17的源極與所述第十九晶體管M19的漏極相連，所述第十六晶體管M16、所述第十七晶體管M17、所述第十八晶體管M18、所述第十九晶體管M19的襯底和所述第十八晶體管M18、所述第十九晶體管M19的源極均與接地端相連，所述第十七晶體管M17的漏極作為電壓輸出端；所述電壓檢測(cè)分壓結(jié)構(gòu)包括輸出電阻依次串聯(lián)連接的第四電阻R4、第五電阻R5、第六電阻R6、第七電阻R7、第八電阻R8和第九電阻R9，所述第四電阻R4的另一端與所述第十晶體管M10的漏極相連，所述第九電阻R9的另一端與接地端相連，所述第四電阻R4和所述第五電阻R5的連接點(diǎn)V1、所述第五電阻R5和所述第六電阻R6的連接點(diǎn)V2、所述第六電阻R6和所述第七電阻R7的連接點(diǎn)V3、所述第七電阻R7和所述第八電阻R8的連接點(diǎn)V4、所述第八電阻R8和所述第九電阻R9的連接點(diǎn)V5分別作為分壓輸出電壓端。