[實用新型]一種時間信息同步系統

有效

• 申請號: 201721482646.3
• 申請日: 2017-11-07
• 公開（公告）號: CN207339867U
• 公開（公告）日: 2018-05-08
• 發明（設計）人: 褚毅宏;王鋒;吳樹奎;李瑞峰;魏磊;朱志凱;何廣印;劉錦
• 申請（專利權）人: 武漢華訊國蓉科技有限公司
• 主分類號: H04J3/06
• 分類號: H04J3/06
• 代理公司: 北京輕創知識產權代理有限公司 11212
• 代理人: 陳薇

本實用新型公開了一種時間信息同步系統，系統包括：依次連接的上位機、中頻卡和多個信號源，中頻卡包括：與上位機連接的FPGA芯片，與FPGA芯片連接的多個ADC子板和時間源編碼模塊，每個信號源連接一個ADC子板；FPGA芯片包括：與時間源編碼模塊連接的時間解碼緩存模塊，與時間解碼緩存模塊連接的多個數據融合模塊，多個FIFO存儲器，以及與多個FIFO存儲器和上位機連接的PCI?E控制器，其中，每個數據融合模塊均連接一個FIFO存儲器和一個ADC子板。本實用新型的有益效果是：通過FPGA芯片實現時間信息傳輸與管理功能，并在觸發信號的控制下實現AD數據與時間戳數據的融合，實現高速AD采集的時間同步。

技術領域

本實用新型涉及信號處理領域，特別涉及一種時間信息同步系統。

背景技術

高速AD數據采集廣泛應用于軍事、航天、航空、鐵路、機械等諸多行業。區別于中速及低速數據采集系統，高速數據采集系統內部包含高速電路，可實現高頻模擬信號的高精度采樣，在雷達、聲納、軟件無線電、瞬態信號測試等領域得到廣泛應用。

高速AD數據采集系統中，由于采樣頻率高，并且常將多路高速AD與視頻、高速串口等各種其他信號同時采集，因此各種信號之間的時間同步性對于整體系統至關重要。目前國內尚無針對高速AD采集的時間同步方案。

實用新型內容

本實用新型提供了一種時間信息同步系統，解決了現有技術的技術問題。

本實用新型解決上述技術問題的技術方案如下：

一種時間信息同步系統，包括：依次連接的上位機、中頻卡和多個信號源，所述中頻卡包括：FPGA芯片，多個ADC子板和時間源編碼模塊；所述FPGA芯片包括：時間解碼緩存模塊、多個數據融合模塊、多個FIFO存儲器和PCI-E控制器；

每個信號源的一個輸出端連接一個ADC子板，該ADC子板連接一個數據融合模塊，另一個輸出端連接該數據融合模塊；

所述時間源編碼模塊、所述時間解碼緩存模塊和所述多個數據融合模塊依次連接，每個數據融合模塊連接一個FIFO存儲器，所述多個FIFO存儲器、所述PCI-E控制器和所述上位機依次連接。

本實用新型的有益效果是：通過FPGA芯片實現時間信息傳輸與管理功能，并在觸發信號的控制下實現AD數據與時間戳數據的融合，實現高速AD采集的時間同步，還通過PCI-E控制器對各路數據進行調度并上傳至上位機。

在上述技術方案的基礎上，本實用新型還可以做如下改進。

優選地，所述時間源編碼模塊包括：互相連接的GPS模塊和時間編碼模塊，所述時間編碼模塊通過LVDS接口連接所述時間解碼緩存模塊。

優選地，所述PCI-E控制器包括：依次連接的數據調度模塊、DMA控制器和發送引擎，所述多個FIFO存儲器連接所述數據調度模塊，所述發送引擎通過PCI-E X8總線連接所述上位機。

優選地，每個信號源的一個輸出端通過第一SMA連接器連接一個ADC子板，該ADC子板連接一個數據融合模塊，該信號源的另一個輸出端通過第二SMA連接器連接該數據融合模塊。

優選地，每個ADC子板包括：互相連接的ADC模塊和鎖相環電路，每個ADC模塊通過FMC接口連接一個數據融合模塊。

優選地，所述中頻卡還包括：多個DDR3控制器，每個DDR3控制器連接一個FIFO存儲器。

優選地，所述中頻卡還包括：電源管理器，所述電源管理器連接所述多個DDR3控制器和所述FPGA芯片。

附圖說明

圖1為本實用新型實施例提供的一種時間信息同步系統的結構示意圖；