[實用新型]一種時間信息同步系統

有效

• 申請號: 201721482646.3
• 申請日: 2017-11-07
• 公開（公告）號: CN207339867U
• 公開（公告）日: 2018-05-08
• 發明（設計）人: 褚毅宏;王鋒;吳樹奎;李瑞峰;魏磊;朱志凱;何廣印;劉錦
• 申請（專利權）人: 武漢華訊國蓉科技有限公司
• 主分類號: H04J3/06
• 分類號: H04J3/06
• 代理公司: 北京輕創知識產權代理有限公司 11212
• 代理人: 陳薇

1.一種時間信息同步系統，其特征在于，包括：依次連接的上位機、中頻卡和多個信號源，所述中頻卡包括：FPGA芯片，多個ADC子板和時間源編碼模塊；所述FPGA芯片包括：時間解碼緩存模塊、多個數據融合模塊、多個FIFO存儲器和PCI-E控制器；

每個信號源的一個輸出端連接一個ADC子板，該ADC子板連接一個數據融合模塊，另一個輸出端連接該數據融合模塊；

所述時間源編碼模塊、所述時間解碼緩存模塊和所述多個數據融合模塊依次連接，每個數據融合模塊連接一個FIFO存儲器，所述多個FIFO存儲器、所述PCI-E控制器和所述上位機依次連接。

2.根據權利要求1所述的一種時間信息同步系統，其特征在于，所述時間源編碼模塊包括：互相連接的GPS模塊和時間編碼模塊，所述時間編碼模塊通過LVDS接口連接所述時間解碼緩存模塊。

3.根據權利要求1所述的一種時間信息同步系統，其特征在于，所述PCI-E控制器包括：依次連接的數據調度模塊、DMA控制器和發送引擎，所述多個FIFO存儲器連接所述數據調度模塊，所述發送引擎通過PCI-E X8總線連接所述上位機。

4.根據權利要求3所述的一種時間信息同步系統，其特征在于，每個信號源的一個輸出端通過第一SMA連接器連接一個ADC子板，該ADC子板連接一個數據融合模塊，該信號源的另一個輸出端通過第二SMA連接器連接該數據融合模塊。

5.根據權利要求4所述的一種時間信息同步系統，其特征在于，每個ADC子板包括：互相連接的ADC模塊和鎖相環電路，每個ADC模塊通過FMC接口連接一個數據融合模塊。

6.根據權利要求1-5任一項所述的一種時間信息同步系統，其特征在于，所述中頻卡還包括：多個DDR3控制器，每個DDR3控制器連接一個FIFO存儲器。

7.根據權利要求6所述的一種時間信息同步系統，其特征在于，所述中頻卡還包括：電源管理器，所述電源管理器連接所述多個DDR3控制器和所述FPGA芯片。