[實用新型]CPU取指系統及電子設備

有效

• 申請號: 201721135986.9
• 申請日: 2017-09-06
• 公開（公告）號: CN207529371U
• 公開（公告）日: 2018-06-22
• 發明（設計）人: 賈敏;何中林
• 申請（專利權）人: 北京融通高科微電子科技有限公司
• 主分類號: G06F13/16
• 分類號: G06F13/16;G06F12/0866
• 代理公司: 北京超凡志成知識產權代理事務所(普通合伙) 11371
• 代理人: 王術蘭

本實用新型提供了一種CPU取指系統及電子設備，CPU取指系統中的CPU用于向各個總線控制器發送第一地址范圍內的指令地址；至少兩個總線控制器分別與其對應的指令存儲器連接，當至少兩個總線控制器中的一個確定指令地址位于其取指范圍內，將指令地址轉換為存儲地址，在對應的指令存儲器內讀取存儲于存儲地址處的指令，各個總線控制器的取值范圍不同且每個總線控制器的取指范圍內任意相鄰的兩個指令地址之間的間隔等于總線控制器的數量，至少兩個所述總線控制器的取指范圍組成第一地址范圍，達到CPU可以不間斷的令不同總線控制器完成不同的取指過程，減少CPU的等待時間，提高取指效率的技術效果。

技術領域

本實用新型涉及計算機技術領域，尤其是涉及一種CPU取指系統及電子設備。

背景技術

隨著微控制器(Micro Controller Unit，MCU)在計算機領域的廣泛應用，程序所占用的空間越來越大，這就要求芯片具備更大的存儲空間。然而，更大的存儲空間意味著成本的上升，為了在功能和成本之間取得平衡，越來越多的廠家選用串行式周邊接口(SerialPeripheral Interface，SPI)、雙線式串行式周邊接口(Dual Serial PeripheralInterface，DSPI)或四線式串行式周邊接口(Queued Serial Peripheral Interface，QSPI)的外置Flash，CPU通過SPI、DSPI或QSPI接口訪問芯片外部的Flash來進行程序執行。

但是，SPI的接口只有1根數據線，DSPI的接口只有2根數據線，QSPI的接口只有4根數據線，這會在很大程度上限制CPU讀取指令的數據量，造成取指瓶頸，使得CPU經常處于等待狀態，對CPU的性能造成很大的損失，降低CPU的工作效率。

實用新型內容

有鑒于此，本實用新型的目的在于提供CPU取指系統及電子設備，以緩解現有技術中存在的CPU取指過程存在取指瓶頸，CPU經常處于等待狀態，對CPU的性能造成很大的損失，降低CPU的工作效率的技術問題。

第一方面，本實用新型實施例提供了一種CPU取指系統，包括：CPU、至少兩個總線控制器和與所述總線控制器一一對應的至少兩個指令存儲器；

所述CPU分別與至少兩個所述總線控制器連接，用于向各個所述總線控制器發送第一地址范圍內的指令地址；

至少兩個所述總線控制器分別與其對應的指令存儲器連接，當至少兩個所述總線控制器中的一個確定所述指令地址位于其取指范圍內，所述總線控制器利用預設函數關系式將所述指令地址轉換為存儲地址，在對應的所述指令存儲器內讀取存儲于所述存儲地址處的指令，各個所述總線控制器的取值范圍不同且每個所述總線控制器的取指范圍內任意相鄰的兩個指令地址之間的間隔等于總線控制器的數量，至少兩個所述總線控制器的取指范圍組成所述第一地址范圍。

結合第一方面，本實用新型實施例提供了第一方面的第一種可能的實施方式，其中，還包括：高速緩沖存儲器Cache；

所述Cache設置于所述CPU和至少兩個所述總線控制器之間，用于存儲接收到的預設數量個指令地址及根據所述指令地址獲取的指令，以便當接收到指令地址且所述指令地址為當前存儲的預設數量個指令地址中的任意一個時，將存儲的根據所述指令地址獲取的指令發送給所述CPU。

結合第一方面，本實用新型實施例提供了第一方面的第二種可能的實施方式，其中，所述Cache內存儲指令的數量小于或者等于至少兩個指令存儲器內存儲的指令的數量。

結合第一方面，本實用新型實施例提供了第一方面的第三種可能的實施方式，其中，所述總線控制器與其對應的指令存儲器通過四線式SPI總線連接。

結合第一方面，本實用新型實施例提供了第一方面的第四種可能的實施方式，其中，所述指令存儲器為雙倍速率同步動態隨機存儲器DDR。