[實用新型]CPU取指系統及電子設備有效
| 申請號： | 201721135986.9 | 申請日： | 2017-09-06 |
| 公開（公告）號： | CN207529371U | 公開（公告）日： | 2018-06-22 |
| 發明（設計）人： | 賈敏;何中林 | 申請（專利權）人： | 北京融通高科微電子科技有限公司 |
| 主分類號： | G06F13/16 | 分類號： | G06F13/16;G06F12/0866 |
| 代理公司： | 北京超凡志成知識產權代理事務所(普通合伙) 11371 | 代理人： | 王術蘭 |
| 地址： | 100085 北京市海*** | 國省代碼： | 北京;11 |
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| 摘要： | |||
| 搜索關鍵詞： | 總線控制器 取指 指令地址 指令存儲器 存儲地址 電子設備 指令地址轉換 讀取 本實用新型 技術效果 存儲 指令 發送 | ||
1.一種CPU取指系統，其特征在于，包括：CPU、至少兩個總線控制器和與所述總線控制器一一對應的至少兩個指令存儲器；
所述CPU分別與至少兩個所述總線控制器連接，用于向不同的所述總線控制器發送不同的指令地址；
至少兩個所述總線控制器分別與其對應的指令存儲器連接，所述總線控制器根據所述指令地址在對應的所述指令存儲器內讀取指令。
2.根據權利要求1所述的CPU取指系統，其特征在于，還包括：高速緩沖存儲器Cache；
所述Cache設置于所述CPU和至少兩個所述總線控制器之間，用于存儲接收到的預設數量個指令地址及根據所述指令地址獲取的指令，以便當接收到指令地址且所述指令地址為當前存儲的預設數量個指令地址中的任意一個時，將存儲的根據所述指令地址獲取的指令發送給所述CPU。
3.根據權利要求2所述的CPU取指系統，其特征在于，所述Cache內存儲指令的數量小于或者等于至少兩個指令存儲器內存儲的指令的數量。
4.根據權利要求3所述的CPU取指系統，其特征在于，所述總線控制器與其對應的指令存儲器通過四線式SPI總線連接。
5.根據權利要求4所述的CPU取指系統，其特征在于，所述指令存儲器為雙倍速率同步動態隨機存儲器DDR。
6.根據權利要求5所述的CPU取指系統，其特征在于，所述總線控制器和所述指令存儲器的數量均為兩個。
7.根據權利要求6所述的CPU取指系統，其特征在于，所述總線控制器的取指范圍包括：指令地址為偶數地址或者指令地址為奇數地址。
8.根據權利要求5所述的CPU取指系統，其特征在于，所述總線控制器和所述指令存儲器的數量均為三個。
9.根據權利要求8所述的CPU取指系統，其特征在于，所述總線控制器的取指范圍包括：指令地址為三的整數倍、指令地址為三的倍數余一、指令地址為三的倍數余二。
10.一種電子設備，其特征在于，包括如權利要求1至9任一所述的CPU取指系統。
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