[實用新型]集成電路

有效

• 申請號: 201721107313.2
• 申請日: 2017-08-31
• 公開（公告）號: CN208045490U
• 公開（公告）日: 2018-11-02
• 發明（設計）人: A·馬扎基
• 申請（專利權）人: 意法半導體(魯塞)公司
• 主分類號: H01L23/544
• 分類號: H01L23/544;G01R27/02;G01R19/00
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 王茂華

半導體襯底具有背面和正面，并且包括與半導體襯底電隔離的半導體阱。器件被配置為從背面檢測半導體襯底的薄化。器件包括至少一個溝槽，至少一個溝槽在兩個外圍位置之間的半導體阱內從正面向下延伸到位于距半導體阱底部一定距離處的位置。溝槽與半導體阱電隔離。檢測電路被配置為測量表示兩個接觸區域之間的阱的電阻的物理量，兩個接觸區域分別位于至少一個第一溝槽任一側上。

相關申請的交叉引用

本申請要求于2017年2月28日提交的專利號為1751595的法國申請的優先權，其公開內容通過引用整體并入法律允許的最大范圍。

技術領域

各種實施例涉及集成電路，更具體地，涉及從其背面檢測集成電路的襯底的潛在薄化。

背景技術

需要盡可能地保護集成電路(特別是裝配有包含敏感信息的存儲器的集成電路)免受攻擊,特別是被設計為發現所存儲的數據的攻擊。

可以通過聚焦的離子束(聚焦離子束簡寫為FIB)(例如通過激光束)進行一個可能的攻擊。

當攻擊者從其背面，以盡可能接近形成在其前表面上的集成電路的組件()的方式使集成電路的襯底減薄時，這種攻擊的有效性增加。

發明內容

根據一個實施例及其實現，因此提供了從其背面檢測集成電路的襯底的潛在薄化，該檢測易于實現并且在占據表面積方面特別緊湊。

此外，集成電路還可以在電源電壓和接地之間裝配有解耦電容器(對本領域技術人員更為公知的是術語“填充帽”)。

根據一個實施例，想法是至少部分地使用薄化檢測器件來形成解耦電容器。

根據一個方面，提供集成電路，集成電路包括具有背面和正面的半導體襯底，并且包括與襯底的其余部分電隔離的至少一個半導體阱的組件(組件可以潛在地包括多個半導體阱)。

集成電路還包括用于經由其背面檢測襯底的薄化的器件，該器件包括至少一個第一溝槽的組(該組能夠潛在地包括多個第一溝槽)，至少一個第一溝槽在其外圍外圍上的兩個位置之間的至少一個阱內延伸，并且從襯底的正面向下延伸到位于距至少一個阱的底部一定距離處的位置。

至少一個第一溝槽與阱電隔離。

檢測器件包括檢測電路，檢測電路被配置為測量表示兩個觸點區域之間的阱的電阻的物理量，該兩個接觸區域分別位于至少一個第一溝槽的組的任一側上。

因此，根據該方面，至少一個溝槽直接形成在半導體阱(通常是有源區域)內，從所占用的表面積的角度來看，半導體阱易于實現并且是有利的。

溝槽在距離阱的底部一定距離處延伸。因此，如果襯底被減薄，直到阱被減薄，則后者的電阻將增加，這將允許檢測該薄化。

表示該電阻的物理量可以是電阻本身，或者是其他的電流或電壓。

雖然可以將該檢測器件用于設置在P型半導體襯底中的N型導電性的半導體阱中，但特別有利的是，在P型導電性的阱內形成第一溝槽或溝槽，P型導電性的阱通過三阱類型的結構與襯底的其余部分電隔離。實際上，特別是就所關心的橫向隔離而言，這樣的P型阱所占據的表面積相對于N型阱的表面積較小。

因此，根據一個實施例，襯底和至少一個阱具備P型導電性，并且至少一個阱通過隔離區域與襯底電隔離，隔離區域包括外圍隔離溝槽，例如，從正面延伸到襯底中并圍繞至少一個阱的淺溝槽隔離(STI)類型的溝槽。

隔離區域還包括掩埋在至少一個阱下的襯底中的N型導電性的半導體層(對于N型隔離區域，該掩埋層通常被本領域技術人員標記為縮寫“NISO”)。