[實(shí)用新型]一種存儲(chǔ)器高壓防耦合高壓泄放電路

有效

• 申請?zhí)枺?/td>: 201720930504.2
• 申請日: 2017-07-28
• 公開（公告）號(hào): CN206931365U
• 公開（公告）日: 2018-01-26
• 發(fā)明（設(shè)計(jì)）人: 劉吉平;朱金橋;唐偉
• 申請（專利權(quán)）人: 深圳市航順芯片技術(shù)研發(fā)有限公司
• 主分類號(hào): G11C16/22
• 分類號(hào): G11C16/22
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術(shù)領(lǐng)域

本專利涉及存儲(chǔ)硬件領(lǐng)域，具體涉及一種存儲(chǔ)器高壓防耦合高壓泄放電路。

背景技術(shù)

在非揮發(fā)存儲(chǔ)器電路中，通過高壓信號(hào)對存儲(chǔ)器中的存儲(chǔ)單元進(jìn)行讀寫操作。當(dāng)讀寫電路對某個(gè)存儲(chǔ)單元讀寫時(shí)，不應(yīng)該影響臨近電路的讀寫狀態(tài)，造成誤操作而影響數(shù)據(jù)的正確性和可靠性。傳統(tǒng)的非揮發(fā)存儲(chǔ)器由于單元面積大，相鄰的間距大，電壓信號(hào)耦合并不嚴(yán)重，一般并不采取防耦合措施。然而隨著存儲(chǔ)單元的面積尺寸越來越小，單元之間的排列愈來愈緊湊，高壓控制信號(hào)對臨近單元的信號(hào)耦合愈來愈嚴(yán)重，對單元的誤讀寫操作時(shí)常發(fā)生，不得不引起我們的重視。為了防止這種現(xiàn)象的出現(xiàn)，必須采取有效措施，在存儲(chǔ)單元及其附屬電路中增加防高壓耦合電路，保證高壓信號(hào)不會(huì)耦合或串?dāng)_到臨近的存儲(chǔ)單元中。

發(fā)明內(nèi)容

本專利的目的在于克服現(xiàn)有技術(shù)中存在的上述問題，提供一種存儲(chǔ)器高壓防耦合高壓泄放電路，防止在高密度非揮發(fā)存儲(chǔ)器中，因相鄰存儲(chǔ)單元間的高電壓耦合而造成數(shù)據(jù)的誤寫操作。

為實(shí)現(xiàn)上述技術(shù)目的，達(dá)到上述技術(shù)效果，本專利是通過以下技術(shù)方案實(shí)現(xiàn)：

一種存儲(chǔ)器高壓防耦合高壓泄放電路，包括相鄰的非揮發(fā)存儲(chǔ)器單元第一存儲(chǔ)單元、第二存儲(chǔ)單元、節(jié)點(diǎn)A以及節(jié)點(diǎn)B，所述節(jié)點(diǎn)A和節(jié)點(diǎn)B之間設(shè)有寄生電容Cg，所述節(jié)點(diǎn)A和節(jié)點(diǎn)B之間串聯(lián)有附屬電路，所述附屬電路包括電阻串、電壓比較器以及NMOS開關(guān)管，附屬電路設(shè)有的電阻串分壓給電壓比較器，所述電壓比較器控制NMOS開關(guān)管通斷，節(jié)點(diǎn)B瞬間拉低到低電平，能夠削弱Cg耦合的高電壓，保護(hù)了右邊存儲(chǔ)單元不會(huì)被誤寫入。

進(jìn)一步地，所述電壓比較器輸入端分別連接電阻串節(jié)點(diǎn)和參考電壓端，形成電壓比較電路，所述電壓比較器的輸出端和NMOS開關(guān)管的柵極相連起到控制NMOS開關(guān)管的源極與漏極的通斷，所述NMOS開關(guān)管的源極與漏極分別與地線和節(jié)點(diǎn)B相連。

進(jìn)一步地，所述電阻串設(shè)有串聯(lián)的第一電阻、第二電阻以及第三電阻，所述第三電阻為可調(diào)節(jié)電阻且接地，所述第三電阻與第二電阻連接端與電壓比較器負(fù)端連接，所述電壓比較器的正端和參考源相連形成開環(huán)電壓比較器電路。

進(jìn)一步地，所述第一電阻、第二電阻以及第三電阻為阱電阻。

進(jìn)一步地，所述NMOS管的寬長比大于十比一。

本專利的收益效果是：

本專利針對存儲(chǔ)單元讀寫過程中因高壓耦合而可能引起的相鄰存儲(chǔ)單元誤操作的現(xiàn)象，采取必要的高壓防耦合高壓泄放措施，設(shè)計(jì)相應(yīng)電路，達(dá)到防止臨近存儲(chǔ)單元誤寫入的目的。

附圖說明

為了更清楚地說明本專利實(shí)施例的技術(shù)方案，下面將對實(shí)施例描述所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本專利的一些實(shí)施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以根據(jù)這些附圖獲得其他的附圖。

圖1為本發(fā)明所述第一存儲(chǔ)單元和第二存儲(chǔ)單元的示意圖；

圖2為本發(fā)明所述附屬電路的結(jié)構(gòu)示意圖；

圖3為無耦合泄放電路波形圖；

圖4為耦合泄放電路波形圖。

具體實(shí)施方式

下面將結(jié)合本專利實(shí)施例中的附圖，對本專利實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本專利一部分實(shí)施例，而不是全部的實(shí)施例。基于本專利中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其它實(shí)施例，都屬于本專利保護(hù)的范圍。

如圖1-4所示，本專利為一種存儲(chǔ)器高壓防耦合高壓泄放電路，包括相鄰的非揮發(fā)存儲(chǔ)器單元第一存儲(chǔ)單元、第二存儲(chǔ)單元、節(jié)點(diǎn)A以及節(jié)點(diǎn)B，所述節(jié)點(diǎn)A和節(jié)點(diǎn)B之間設(shè)有寄生電容Cg，節(jié)點(diǎn)A和節(jié)點(diǎn)B之間串聯(lián)有附屬電路，附屬電路包括電阻串、電壓比較器以及NMOS開關(guān)管，附屬電路設(shè)有的電阻串分壓給電壓比較器，電壓比較器控制NMOS開關(guān)管通斷，節(jié)點(diǎn)B瞬間拉低到低電平，能夠削弱Cg耦合的高電壓，保護(hù)了右邊存儲(chǔ)單元不會(huì)被誤寫入。

其中，電壓比較器輸入端分別連接電阻串節(jié)點(diǎn)和參考電壓端，形成電壓比較電路，電壓比較器的輸出端和NMOS開關(guān)管的柵極相連起到控制NMOS開關(guān)管的源極與漏極的通斷，NMOS開關(guān)管的源極與漏極分別與地線和節(jié)點(diǎn)B相連。

其中，電阻串設(shè)有串聯(lián)的第一電阻（R1）、第二電阻（R2）以及第三電阻（R3），第三電阻為可調(diào)節(jié)電阻且接地，第三電阻與第二電阻連接端與電壓比較器負(fù)端連接，電壓比較器的正端和參考源相連形成開環(huán)電壓比較器電路。

其中，第一電阻、第二電阻以及第三電阻為阱電阻。

其中，NMOS管的寬長比大于十比一。