[實用新型]一種存儲器高壓防耦合高壓泄放電路

有效

• 申請號: 201720930504.2
• 申請日: 2017-07-28
• 公開（公告）號: CN206931365U
• 公開（公告）日: 2018-01-26
• 發明（設計）人: 劉吉平;朱金橋;唐偉
• 申請（專利權）人: 深圳市航順芯片技術研發有限公司
• 主分類號: G11C16/22
• 分類號: G11C16/22
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本專利涉及存儲硬件領域，具體涉及一種存儲器高壓防耦合高壓泄放電路。

背景技術

在非揮發存儲器電路中，通過高壓信號對存儲器中的存儲單元進行讀寫操作。當讀寫電路對某個存儲單元讀寫時，不應該影響臨近電路的讀寫狀態，造成誤操作而影響數據的正確性和可靠性。傳統的非揮發存儲器由于單元面積大，相鄰的間距大，電壓信號耦合并不嚴重，一般并不采取防耦合措施。然而隨著存儲單元的面積尺寸越來越小，單元之間的排列愈來愈緊湊，高壓控制信號對臨近單元的信號耦合愈來愈嚴重，對單元的誤讀寫操作時常發生，不得不引起我們的重視。為了防止這種現象的出現，必須采取有效措施，在存儲單元及其附屬電路中增加防高壓耦合電路，保證高壓信號不會耦合或串擾到臨近的存儲單元中。

發明內容

本專利的目的在于克服現有技術中存在的上述問題，提供一種存儲器高壓防耦合高壓泄放電路，防止在高密度非揮發存儲器中，因相鄰存儲單元間的高電壓耦合而造成數據的誤寫操作。

為實現上述技術目的，達到上述技術效果，本專利是通過以下技術方案實現：

一種存儲器高壓防耦合高壓泄放電路，包括相鄰的非揮發存儲器單元第一存儲單元、第二存儲單元、節點A以及節點B，所述節點A和節點B之間設有寄生電容Cg，所述節點A和節點B之間串聯有附屬電路，所述附屬電路包括電阻串、電壓比較器以及NMOS開關管，附屬電路設有的電阻串分壓給電壓比較器，所述電壓比較器控制NMOS開關管通斷，節點B瞬間拉低到低電平，能夠削弱Cg耦合的高電壓，保護了右邊存儲單元不會被誤寫入。

進一步地，所述電壓比較器輸入端分別連接電阻串節點和參考電壓端，形成電壓比較電路，所述電壓比較器的輸出端和NMOS開關管的柵極相連起到控制NMOS開關管的源極與漏極的通斷，所述NMOS開關管的源極與漏極分別與地線和節點B相連。

進一步地，所述電阻串設有串聯的第一電阻、第二電阻以及第三電阻，所述第三電阻為可調節電阻且接地，所述第三電阻與第二電阻連接端與電壓比較器負端連接，所述電壓比較器的正端和參考源相連形成開環電壓比較器電路。

進一步地，所述第一電阻、第二電阻以及第三電阻為阱電阻。

進一步地，所述NMOS管的寬長比大于十比一。

本專利的收益效果是：

本專利針對存儲單元讀寫過程中因高壓耦合而可能引起的相鄰存儲單元誤操作的現象，采取必要的高壓防耦合高壓泄放措施，設計相應電路，達到防止臨近存儲單元誤寫入的目的。

附圖說明

為了更清楚地說明本專利實施例的技術方案，下面將對實施例描述所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本專利的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。

圖1為本發明所述第一存儲單元和第二存儲單元的示意圖；

圖2為本發明所述附屬電路的結構示意圖；

圖3為無耦合泄放電路波形圖；

圖4為耦合泄放電路波形圖。

具體實施方式

下面將結合本專利實施例中的附圖，對本專利實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本專利一部分實施例，而不是全部的實施例。基于本專利中的實施例，本領域普通技術人員在沒有做出創造性勞動前提下所獲得的所有其它實施例，都屬于本專利保護的范圍。

如圖1-4所示，本專利為一種存儲器高壓防耦合高壓泄放電路，包括相鄰的非揮發存儲器單元第一存儲單元、第二存儲單元、節點A以及節點B，所述節點A和節點B之間設有寄生電容Cg，節點A和節點B之間串聯有附屬電路，附屬電路包括電阻串、電壓比較器以及NMOS開關管，附屬電路設有的電阻串分壓給電壓比較器，電壓比較器控制NMOS開關管通斷，節點B瞬間拉低到低電平，能夠削弱Cg耦合的高電壓，保護了右邊存儲單元不會被誤寫入。

其中，電壓比較器輸入端分別連接電阻串節點和參考電壓端，形成電壓比較電路，電壓比較器的輸出端和NMOS開關管的柵極相連起到控制NMOS開關管的源極與漏極的通斷，NMOS開關管的源極與漏極分別與地線和節點B相連。

其中，電阻串設有串聯的第一電阻（R1）、第二電阻（R2）以及第三電阻（R3），第三電阻為可調節電阻且接地，第三電阻與第二電阻連接端與電壓比較器負端連接，電壓比較器的正端和參考源相連形成開環電壓比較器電路。

其中，第一電阻、第二電阻以及第三電阻為阱電阻。

其中，NMOS管的寬長比大于十比一。