[實用新型]一種24進制減法計數電路及芯片

有效

• 申請號: 201720834825.2
• 申請日: 2017-07-11
• 公開（公告）號: CN206922734U
• 公開（公告）日: 2018-01-23
• 發明（設計）人: 蔡榮懷;曹進偉;吳小平;喬世成;陳孟邦;黃國華
• 申請（專利權）人: 宗仁科技（平潭）有限公司
• 主分類號: H03K23/64
• 分類號: H03K23/64
• 代理公司: 深圳中一專利商標事務所44237
• 代理人: 官建紅

技術領域

本實用新型屬于集成電路技術領域，尤其涉及一種24進制減法計數電路及芯片。

背景技術

目前電子表中的24進制減法計數功能通常通過微控制器來實現，然而微控制器的成本較高，因此，電子表中的24進制減法計數模塊的成本也較高。

因此，現有電子表中的24進制減法計數模塊因由微控制器實現而存在成本高的問題。

實用新型內容

本實用新型的目的在于提供一種24進制減法計數電路及芯片，旨在解決現有電子表中的24進制減法計數模塊因由微控制器實現而存在成本高的問題。

本實用新型是這樣實現的，一種24進制減法計數電路，所述24進制減法計數電路的輸入端接收脈沖信號，所述24進制減法計數電路包括：

將所述脈沖信號進行反相并生成反相脈沖信號的反相模塊；

根據所述脈沖信號和所述反相脈沖信號執行從數值23至數值0的循環減計數，并輸出相應的二進制編碼的減計數結果的分頻計數模塊；所述分頻計數模塊的同相輸入端和反相輸入端分別與所述反相模塊的輸出端和輸入端相連接。

本實用新型的另一目的還在于提供一種包括上述24進制減法計數電路的芯片。

本實用新型中，24進制減法計數電路通過采用成本較低的反相模塊和分頻計數模塊代替微控制器，對輸入的脈沖信號進行反相并生成反相脈沖信號，并根據脈沖信號和反相脈沖信號執行從數值23至數值0的循環減計數，并輸出相應的二進制編碼的減計數結果。該24進制減法計數電路通過反相模塊和分頻計數模塊實現，成本低。

附圖說明

圖1是本實用新型實施例提供的24進制減法計數電路的結構圖；

圖2是本實用新型另一實施例提供的24進制減法計數電路的結構圖；

圖3是本實用新型實施例提供的24進制減法計數電路中分頻計數模塊的示例電路圖；

圖4是本實用新型實施例提供的24進制減法計數電路的輸入信號和輸出信號的波形圖；

圖5是本實用新型實施例提供的分頻計數模塊中第一二分頻單元的示例電路圖；

圖6是本實用新型實施例提供的分頻計數模塊中第一D輸入二分頻單元的示例電路圖。

具體實施方式

為了使本實用新型的目的、技術方案及優點更加清楚明白，以下結合附圖及實施例，對本實用新型進行進一步詳細說明。應當理解，此處所描述的具體實施例僅僅用以解釋本實用新型，并不用于限定本實用新型。

圖1示出了本實用新型實施例提供的24進制減法計數電路的結構，為了便于說明，僅示出了與本實用新型相關的部分，詳述如下：

作為本實用新型一優選實施例，24進制減法計數電路的輸入端接收脈沖信號，24進制減法計數電路包括反相模塊100和分頻計數模塊200。

反相模塊100用于將脈沖信號進行反相并生成反相脈沖信號。

具體的，反相模塊100為反相器。

分頻計數模塊200用于根據脈沖信號和反相脈沖信號執行從數值23至數值0的循環減計數，并輸出相應的二進制編碼的減計數結果；分頻計數模塊200的同相輸入端和反相輸入端分別與反相模塊100的輸出端和輸入端相連接。

具體的，分頻計數模塊200從數值23開始進行減計數，分頻計數模塊200每接收到脈沖信號中的一個脈沖，便執行一次減一計數，直到減計數結果為數值0后，再次從數值23開始進行減計數，如此循環減計數。從數值23開始，依次減一計數，直至減計數結果為數值0，逐次減一計數期間對應的二進制編碼的減計數結果為：數值23、數值22、數值21、數值20、數值19、數值18、數值17、數值16、數值15、數值14、數值13、數值12、數值11、數值10、數值9、數值8、數值7、數值6、數值5、數值4、數值3、數值2、數值1及數值0對應的二進制編碼減計數結果依次為100011、100010、100001、100000、011001、011000、010111、010110、010101、010100、010011、010010、010001、010000、001001、001000、000111、000110、000101、000100、000011、000010、000001、000000。