[實(shí)用新型]一種FPGA重配置結(jié)構(gòu)

有效

• 申請(qǐng)?zhí)枺?/td>: 201720786347.2
• 申請(qǐng)日: 2017-07-02
• 公開(kāi)（公告）號(hào): CN207037658U
• 公開(kāi)（公告）日: 2018-02-23
• 發(fā)明（設(shè)計(jì)）人: 王利華;陳文俊;湯勇
• 申請(qǐng)（專(zhuān)利權(quán)）人: 中國(guó)航空工業(yè)集團(tuán)公司雷華電子技術(shù)研究所
• 主分類(lèi)號(hào): G06F17/50
• 分類(lèi)號(hào): G06F17/50;G06F15/78
• 代理公司: 北京航信高科知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙)11526
• 代理人: 高原

技術(shù)領(lǐng)域

本實(shí)用新型屬于應(yīng)用FPGA進(jìn)行數(shù)字電路開(kāi)發(fā)的技術(shù)領(lǐng)域，具體涉及一種FPGA重配置結(jié)構(gòu)。

背景技術(shù)

在應(yīng)用FPGA進(jìn)行數(shù)字電路開(kāi)發(fā)過(guò)程中，各種配置Flash類(lèi)型中當(dāng)屬SPI Flash電路接口相對(duì)簡(jiǎn)單，應(yīng)用范圍也較為廣泛。傳統(tǒng)的FPGA配置電路是一片F(xiàn)PGA搭載一片相應(yīng)容量的SPI Flash，電路設(shè)計(jì)只需將SPI Flash相應(yīng)接口與FPGA加載接口互連、并輔以芯片廠家推薦的外圍電路即可。硬件電路上電后，SPI Flash將數(shù)據(jù)流加載至FPGA的過(guò)程不需用戶(hù)進(jìn)行任何時(shí)序處理，F(xiàn)PGA接口電路能夠自動(dòng)實(shí)現(xiàn)配置時(shí)序并完成加載處理。

但是，在一些應(yīng)用FPGA進(jìn)行開(kāi)發(fā)的大規(guī)模數(shù)字系統(tǒng)中，一片F(xiàn)PGA可能需要多套分時(shí)工作的程序，即在不同的工作狀態(tài)下FPGA的加載程序不同，這就需要FPGA能夠進(jìn)行重配置。傳統(tǒng)的做法是采用一片大容量的SPI Flash或者其它類(lèi)型的Flash將所有程序分地址段進(jìn)行存儲(chǔ)，但燒錄和加載過(guò)程中的時(shí)序需要用戶(hù)實(shí)現(xiàn)較為復(fù)雜的邏輯代碼控制，在電路架構(gòu)和用戶(hù)處理方面都不是最優(yōu)的選擇。傳統(tǒng)的單片大容量Flash配置多套FPGA程序的方法主要存在以下缺點(diǎn)：1)硬件電路設(shè)計(jì)復(fù)雜：?jiǎn)纹笕萘縁lash用于配置FPGA時(shí)，其硬件設(shè)計(jì)涉及諸多接口電路，相比單片相應(yīng)容量的Flash配置FPGA電路時(shí)較為復(fù)雜。2)邏輯算法處理繁瑣：在硬件電路設(shè)計(jì)方面單片大容量Flash復(fù)雜程度可能不是特別明顯，但是用戶(hù)對(duì)Flash加載邏輯算法的處理就極為復(fù)雜，用戶(hù)需要完全處理本需FPGA能夠提供的時(shí)序，對(duì)FPGA的整個(gè)配置流程進(jìn)行自處理。

實(shí)用新型內(nèi)容

本實(shí)用新型的目的在于提供一種FPGA重配置結(jié)構(gòu)，克服或減輕現(xiàn)有技術(shù)的至少一個(gè)上述缺陷。

本實(shí)用新型的目的通過(guò)如下技術(shù)方案實(shí)現(xiàn)：一種FPGA重配置結(jié)構(gòu)，包括一個(gè)FPGA、一個(gè)CPLD以及多個(gè)FLASH，該多個(gè)FLASH均通過(guò)同一CPLD與FPGA連接，其中該多個(gè)FLASH之間并聯(lián)相連，F(xiàn)PGA根據(jù)需求選擇多個(gè)FLASH中的某一個(gè)FLASH接通。

優(yōu)選地是，所述FLASH為SPI FLASH。

優(yōu)選地是，所述FPGA與所述所需的SPI FLASH各對(duì)應(yīng)接口之間通過(guò)所述CPLD使用VHDL硬件開(kāi)發(fā)語(yǔ)言邏輯直連。

優(yōu)選地是，所述SPI FLASH CK管腳與所述FPGA CCLK管腳邏輯連通，所述SPI FLASH CS/管腳與所述FPGA FCS_B管腳邏輯連通，所述SPI FLASH D管腳與所述FPGA MOSI管腳邏輯連通，所述SPI FLASH Q管腳與所述FPGADIN管腳邏輯連通。

優(yōu)選地是，通過(guò)所述CPLD為所述FPGA發(fā)送復(fù)位信號(hào)啟動(dòng)所述FPGA重配置結(jié)構(gòu)。

優(yōu)選地是，通過(guò)在所述CPLD上設(shè)置配置芯片片選總線來(lái)確定與所述FPGA相接通的某一FLASH。

本實(shí)用新型所提供的一種FPGA重配置結(jié)構(gòu)的有益效果在于，采用多片獨(dú)立的SPI Flash芯片通過(guò)CPLD橋接，將相關(guān)的控制接口與FPGA的配置接口邏輯連接，再通過(guò)外部配置芯片片選總線確定加載的Flash序號(hào)，最后控制配置復(fù)位邏輯實(shí)現(xiàn)整個(gè)加載流程。此結(jié)構(gòu)具有接口電路設(shè)計(jì)簡(jiǎn)單、配置控制邏輯簡(jiǎn)化的特點(diǎn)，重配置程序數(shù)量?jī)H跟搭載的Flash芯片數(shù)量有關(guān)，不受單片F(xiàn)lash容量的影響，并且僅通過(guò)CPLD芯片簡(jiǎn)單邏輯操作即可實(shí)現(xiàn)傳統(tǒng)大容量Flash復(fù)雜邏輯接口控制才能實(shí)現(xiàn)的功能。同時(shí)該設(shè)計(jì)方式硬件電路簡(jiǎn)化，用戶(hù)需要控制的接口邏輯算法簡(jiǎn)單，能夠極大地減輕用戶(hù)工作量，并提高FPGA配置過(guò)程的穩(wěn)定性，并可廣泛應(yīng)用于FPGA數(shù)字電路開(kāi)發(fā)領(lǐng)域，尤其是需要多套程序分時(shí)工作及重配置的情形。

附圖說(shuō)明

圖1為本實(shí)用新型FPGA重配置結(jié)構(gòu)的電路示意圖；

圖2為本實(shí)用新型FPGA重配置結(jié)構(gòu)的復(fù)位時(shí)序圖。

附圖標(biāo)記：

1-FPGA、2-CPLD、3-SPI FLASH。

具體實(shí)施方式

為使本實(shí)用新型實(shí)施的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合本實(shí)用新型實(shí)施例中的附圖，對(duì)本實(shí)用新型實(shí)施例中的技術(shù)方案進(jìn)行更加詳細(xì)的描述。在附圖中，自始至終相同或類(lèi)似的標(biāo)號(hào)表示相同或類(lèi)似的元件或具有相同或類(lèi)似功能的元件。所描述的實(shí)施例是本實(shí)用新型一部分實(shí)施例，而不是全部的實(shí)施例。下面通過(guò)參考附圖描述的實(shí)施例是示例性的，旨在用于解釋本實(shí)用新型，而不能理解為對(duì)本實(shí)用新型的限制。基于本實(shí)用新型中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒(méi)有作出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本實(shí)用新型保護(hù)的范圍。