[實用新型]一種FPGA重配置結構有效
| 申請號： | 201720786347.2 | 申請日： | 2017-07-02 |
| 公開（公告）號： | CN207037658U | 公開（公告）日： | 2018-02-23 |
| 發明（設計）人： | 王利華;陳文俊;湯勇 | 申請（專利權）人： | 中國航空工業集團公司雷華電子技術研究所 |
| 主分類號： | G06F17/50 | 分類號： | G06F17/50;G06F15/78 |
| 代理公司： | 北京航信高科知識產權代理事務所(普通合伙)11526 | 代理人： | 高原 |
| 地址： | 214063 *** | 國省代碼： | 江蘇;32 |
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| 摘要： | |||
| 搜索關鍵詞： | 一種 fpga 配置 結構 | ||
1.一種FPGA重配置結構，其特征在于，包括一個FPGA(1)、一個CPLD(2)以及多個FLASH，該多個FLASH均通過同一CPLD(2)與FPGA(1)連接，其中該多個FLASH之間并聯相連，FPGA(1)根據需求選擇多個FLASH中的某一個FLASH接通。
2.根據權利要求1所述的FPGA重配置結構，其特征在于，所述FLASH為SPI FLASH(3)。
3.根據權利要求2所述的FPGA重配置結構，其特征在于，所述FPGA(1)與所述所需的SPI FLASH(3)各對應接口之間通過所述CPLD(2)使用VHDL硬件開發語言邏輯直連。
4.根據權利要求3所述的FPGA重配置結構，其特征在于，所述SPI FLASH(3)CK管腳與所述FPGA(1)CCLK管腳邏輯連通，所述SPI FLASH(3)CS/管腳與所述FPGA(1)FCS_B管腳邏輯連通，所述SPI FLASH(3)D管腳與所述FPGA(1)MOSI管腳邏輯連通，所述SPI FLASH(3)Q管腳與所述FPGA(1)DIN管腳邏輯連通。
5.根據權利要求1所述的FPGA重配置結構，其特征在于，通過所述CPLD(2)為所述FPGA(1)發送復位信號啟動所述FPGA重配置結構。
6.根據權利要求1所述的FPGA重配置結構，其特征在于，通過在所述CPLD(2)上設置配置芯片片選總線來確定與所述FPGA(1)相接通的某一FLASH。
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