[實(shí)用新型]一種通用輸入輸出時(shí)序處理器

有效

• 申請(qǐng)?zhí)枺?/td>: 201720528482.7
• 申請(qǐng)日: 2017-05-12
• 公開（公告）號(hào): CN206975631U
• 公開（公告）日: 2018-02-06
• 發(fā)明（設(shè)計(jì)）人: 葛松芬
• 申請(qǐng)（專利權(quán)）人: 葛松芬
• 主分類號(hào): G06F13/38
• 分類號(hào): G06F13/38;G06F13/40
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術(shù)領(lǐng)域

本實(shí)用新型涉及處理器技術(shù)領(lǐng)域，具體的說是一種通用輸入輸出時(shí)序處理器。

背景技術(shù)

在現(xiàn)有的芯片中，如果要實(shí)現(xiàn)各種數(shù)字接口，就必須在內(nèi)部加入其控制器。例如要實(shí)現(xiàn)SPI接口，就必須加入SPI控制器，要加入U(xiǎn)ART接口，就必須加入U(xiǎn)ART控制器，要實(shí)現(xiàn)對(duì)片外SRAM的讀寫訪問就必須加入SRAM的控制器。然而這些芯片在不同使用者那里的應(yīng)用場(chǎng)景并不相同。有些客戶不需要SPI，但芯片卻集成了；而有些客戶需要XXX接口，但芯片卻沒有集成；有些客戶需要8路PWM接口，而芯片卻只集成了2路。芯片集成了客戶不需要的接口，導(dǎo)致性價(jià)比下降，不必要的功耗也會(huì)增加。而且每設(shè)計(jì)一種接口會(huì)比較復(fù)雜，延長了芯片研發(fā)生產(chǎn)的周期，也導(dǎo)致成本上升。同時(shí)過多接口的加入，導(dǎo)致芯片設(shè)計(jì)復(fù)雜，漏洞過多，出現(xiàn)錯(cuò)誤概率增加。

實(shí)用新型內(nèi)容

針對(duì)上述現(xiàn)有技術(shù)不足，本實(shí)用新型提供一種通用輸入輸出時(shí)序處理器。

本實(shí)用新型提供的一種通用輸入輸出時(shí)序處理器是通過以下技術(shù)方案實(shí)現(xiàn)的：

一種通用輸入輸出時(shí)序處理器，由總線接口橋、處理器寄存器堆、時(shí)序控制狀態(tài)機(jī)、時(shí)序發(fā)生計(jì)數(shù)器、時(shí)序RAM存儲(chǔ)器、串并轉(zhuǎn)換控制器組成，所述處理器寄存器堆包含多個(gè)序列控制寄存器組，其中：

所述總線接口橋分別連接處理器寄存器堆、時(shí)序RAM存儲(chǔ)器，總線接口橋從總線上接收CPU的各種命令傳遞給各個(gè)寄存器，起到了一個(gè)命令格式轉(zhuǎn)換的作用；

所述處理器寄存器堆連接時(shí)序控制狀態(tài)機(jī)，處理器寄存器堆用于暫存處理器的處理數(shù)據(jù)；

所述時(shí)序控制狀態(tài)機(jī)連接時(shí)序發(fā)生計(jì)數(shù)器，時(shí)序控制狀態(tài)機(jī)由取指控制器、譯碼器、執(zhí)行器組成，取指器用于讀取控制代碼，譯碼器用于分析代碼并翻譯成執(zhí)行器便于執(zhí)行控制的代碼，執(zhí)行器用于配合計(jì)數(shù)器具體實(shí)施控制；

所述時(shí)序發(fā)生計(jì)數(shù)器連接時(shí)序RAM存儲(chǔ)器；

時(shí)序RAM存儲(chǔ)器連接串并轉(zhuǎn)換控制器組，時(shí)序RAM存儲(chǔ)器存儲(chǔ)各個(gè)序列的控制代碼，方便于序列狀態(tài)機(jī)和串并轉(zhuǎn)換控制器的讀取，所述串并轉(zhuǎn)換控制器用于完成位寬轉(zhuǎn)換，從時(shí)序RAM存儲(chǔ)器讀取數(shù)據(jù)，然后依次輸送到指定的引腳上；

所述序列控制寄存器組中，每個(gè)序列控制寄存器組對(duì)應(yīng)1個(gè)序列控制。

所述串并轉(zhuǎn)換控制器是雙向的，可從當(dāng)前設(shè)定成輸入的引腳上讀取數(shù)據(jù)，寫入到存儲(chǔ)器的指定位置。

本實(shí)用新型的有益效果是：

1、實(shí)現(xiàn)一種通用的，即支持各種數(shù)字端口輸入輸出時(shí)序變化要求，應(yīng)對(duì)復(fù)雜多變的各種數(shù)字接口協(xié)議；

2、降低芯片研發(fā)周期；

3、功耗更低；

4、可應(yīng)用于各種帶輸入輸出數(shù)字接口的芯片中。在應(yīng)用過程中也可以根據(jù)應(yīng)用場(chǎng)景將時(shí)序處理器分類以進(jìn)行簡(jiǎn)化。例如，有些端口上的時(shí)序處理器只支持串行輸入（讀取某一引腳上的數(shù)值將其串轉(zhuǎn)并成字節(jié)數(shù)據(jù)寫入RAM）或輸出（將RAM字節(jié)數(shù)據(jù)并轉(zhuǎn)串輸出到某一引腳）；有些端口上的時(shí)序處理器只支持并行輸入（例如，同時(shí)讀取8個(gè)引腳上的數(shù)據(jù)，作為1個(gè)字節(jié)寫入RAM）或輸出（例如，從RAM中讀取1個(gè)字節(jié)并行輸出到8個(gè)引腳），不進(jìn)行串并轉(zhuǎn)換；有些端口上的時(shí)序處理器支持并行輸出，不支持并行輸入等等。這些都是為了根據(jù)實(shí)際情況簡(jiǎn)化設(shè)計(jì)而作的類別劃分。

附圖說明

圖1是通用輸入輸出時(shí)序處理器結(jié)構(gòu)示意圖。

具體實(shí)施方式

下面將通過實(shí)施例對(duì)本實(shí)用新型的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅是本實(shí)用新型的一部分實(shí)施例，而不是全部的實(shí)施例。基于本實(shí)用新型中的實(shí)施例，本領(lǐng)域技術(shù)人員在沒有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本實(shí)用新型保護(hù)的范圍。

文中英文縮寫釋義：CPU：中央處理器單元；GPIO：通用輸入輸出端口；MUX：多路選擇器；IIC：集成電路總線；UART：通用異步收發(fā)傳輸器；PWM：脈沖寬度調(diào)制；RAM：隨機(jī)存取存儲(chǔ)器；SPI：串行外設(shè)接口；外設(shè)IP：在集成電路的可重用設(shè)計(jì)方法學(xué)中，IP核，全稱知識(shí)產(chǎn)權(quán)核（英語：intellectual property core），是指某一方提供的、形式為邏輯單元、芯片設(shè)計(jì)的可重用模塊。

實(shí)施例1：

如圖1所示的一種通用輸入輸出時(shí)序處理器，由總線接口橋、處理器寄存器堆、時(shí)序控制狀態(tài)機(jī)、計(jì)數(shù)器，時(shí)序RAM存儲(chǔ)器，串并轉(zhuǎn)換控制器組成。

總線接口橋用于從總線上接收CPU的各種命令傳遞給各個(gè)寄存器。起到了一個(gè)命令格式轉(zhuǎn)換的作用。