[實用新型]一種基于同步技術的多通道高速串行數據采集系統

有效

• 申請號: 201720363805.1
• 申請日: 2017-04-07
• 公開（公告）號: CN206711081U
• 公開（公告）日: 2017-12-05
• 發明（設計）人: 劉軍;韓春龍;張晉;黃光明;孫向明
• 申請（專利權）人: 華中師范大學
• 主分類號: G06F13/42
• 分類號: G06F13/42
• 代理公司: 湖北武漢永嘉專利代理有限公司42102
• 代理人: 楊曉燕

技術領域

本實用新型涉及多通道串行數據采集控制同步控制領域，具體涉及一種基于同步技術的多通道高速串行數據采集系統。

背景技術

實際高速串行數據采集系統設計中，首先在信號傳輸轉換過程中，由于AD采樣板上PCB走線和FPGA內部走線延時差異，導致時鐘信號和數據信號的相位關系發生了變化，時鐘信號無法采樣到正確的數據(采樣率較高的時候表現更為明顯)。市場上常見的解決方案有兩種：(1)多相位時鐘采樣：通過調用FPGA內部的PLL產生多路同頻率不同相位的時鐘，進行多相位時鐘采樣，選擇一個最佳相位的時鐘作為采樣時鐘。受限于PLL能夠產生的相位的個數，不能大范圍調整相位，分辨率低，不能應用高采樣率系統。(2)使用時間延遲芯片控制多相位時鐘采樣，雖使用方便但價格昂貴，系統集成度不高，靈活性較差。

發明內容

本實用新型要解決的技術問題是，針對現有技術存在的上述不足，提供一種基于同步技術的多通道高速串行數據采集系統，傳輸速率有顯著提升；基于PCIe構建片上系統可自動完成繁瑣、容易出錯的集成任務，開發簡易、集成度高、可靠性大大提升。

本實用新型解決其技術問題所采用的技術方案是：

一種基于同步技術的多通道高速串行數據采集系統，包括前端調理模塊、多通道高速串行模數轉換器、LVDS接收模塊、多級延時調整模塊、串并轉換及緩存模塊、數據打包模塊、傳輸控制模塊、PCIe收發模塊、外部緩存SDRAM和上位機；前端調理模塊與多通道高速串行模數轉換器的輸入端連接，前端調理模塊用于將模擬輸入進行放大、差分轉換，多通道高速串行模數轉換器的輸出端經LVDS接收模塊與多級延時調整模塊連接，多級延時調整模塊的輸出端與串并轉換及緩存模塊的輸入端連接，各個串并轉換及緩存模塊的輸出端連接數據打包模塊；數據打包模塊經傳輸控制模塊與外部緩存SDRAM連接，以及經傳輸控制模塊、PCIe收發模塊和上位機連接；傳輸控制模塊同時還與多通道高速串行模數轉換器、多級延時調整模塊連接。

按上述方案，所述多通道高速串行模數轉換器采用ADS5282，ADS5282串行輸出數據為單邊沿SDR和雙邊沿DDR兩種形式。

按上述方案，所述LVDS接收模塊用于將多通道高速串行模數轉換器輸出的LVDS差分信號轉換為單端信號。

按上述方案，所述多級延時調整模塊由多級LCELL延時單元、數據選擇器和延時控制寄存器組成，LCELL延時單元用于接收LVDS接收模塊輸出端的串行數據(單端信號)并對串行數據進行延時掃描，并輸入至數據選擇器的輸入端，延時控制寄存器作為數據選擇器的控制端，控制數據選擇器選擇最佳延時輸出為串行延時數據輸出。

按上述方案，所述串并轉換及緩存模塊由依次連接的位時鐘采樣單元、串行移位寄存器、幀時鐘采樣單元和FIFO組成，位時鐘采樣單元用于對多級延時調整模塊輸出的延時數據采樣得到上升沿數據和下降沿數據，串行移位寄存器用于分別將上升沿數據和下降沿數據鎖存并輸入至幀時鐘采樣單元，幀時鐘采樣單元用于輸出并行ADC采樣數據并將數據緩存在FIFO中。

按上述方案，所述數據打包模塊用于將FIFO中的數據讀出后打包，并通過傳輸控制模塊寫入到外部緩存SDRAM中。

按上述方案，所述傳輸控制模塊主要包括ADS5282寄存器配置模塊、多級延時調整控制模塊和PCIe數據交互模塊，所述ADS5282寄存器配置模塊用于通過SPI串行配置接口對多通道高速串行模數轉換器內部的寄存器進行配置操作，包括復位、設置模擬輸入阻抗、通道選擇、通道增益控制、工作模式選擇、時鐘數據相位控制的配置；所述多級延時調整控制模塊用于對多級延時調整模塊進行反饋調整控制，控制多級延時調整模塊的延時保證數據同步；所述PCIe數據交互模塊用于實現多通道高速串行模數轉換器與PCIe收發模塊之間的數據交互。

按上述方案，所述PCIe收發模塊采用PCI-Express 1.0a標準x1通道總線(用于作為上位機與FPGA端的通信鏈路，實現數據高速上傳處理)。