[實(shí)用新型]一種基于同步技術(shù)的多通道高速串行數(shù)據(jù)采集系統(tǒng)

有效

• 申請(qǐng)?zhí)枺?/td>: 201720363805.1
• 申請(qǐng)日: 2017-04-07
• 公開（公告）號(hào): CN206711081U
• 公開（公告）日: 2017-12-05
• 發(fā)明（設(shè)計(jì)）人: 劉軍;韓春龍;張晉;黃光明;孫向明
• 申請(qǐng)（專利權(quán)）人: 華中師范大學(xué)
• 主分類號(hào): G06F13/42
• 分類號(hào): G06F13/42
• 代理公司: 湖北武漢永嘉專利代理有限公司42102
• 代理人: 楊曉燕

1.一種基于同步技術(shù)的多通道高速串行數(shù)據(jù)采集系統(tǒng)，其特征在于：包括前端調(diào)理模塊、多通道高速串行模數(shù)轉(zhuǎn)換器、LVDS接收模塊、多級(jí)延時(shí)調(diào)整模塊、串并轉(zhuǎn)換及緩存模塊、數(shù)據(jù)打包模塊、傳輸控制模塊、PCIe收發(fā)模塊、外部緩存SDRAM和上位機(jī)；前端調(diào)理模塊與多通道高速串行模數(shù)轉(zhuǎn)換器的輸入端連接，前端調(diào)理模塊用于將模擬輸入進(jìn)行放大、差分轉(zhuǎn)換，多通道高速串行模數(shù)轉(zhuǎn)換器的輸出端經(jīng)LVDS接收模塊與多級(jí)延時(shí)調(diào)整模塊連接，多級(jí)延時(shí)調(diào)整模塊的輸出端與串并轉(zhuǎn)換及緩存模塊的輸入端連接，各個(gè)串并轉(zhuǎn)換及緩存模塊的輸出端連接數(shù)據(jù)打包模塊；數(shù)據(jù)打包模塊經(jīng)傳輸控制模塊與外部緩存SDRAM連接，以及經(jīng)傳輸控制模塊、PCIe收發(fā)模塊和上位機(jī)連接；傳輸控制模塊同時(shí)還與多通道高速串行模數(shù)轉(zhuǎn)換器、多級(jí)延時(shí)調(diào)整模塊連接。

2.根據(jù)權(quán)利要求1所述的基于同步技術(shù)的多通道高速串行數(shù)據(jù)采集系統(tǒng)，其特征在于：所述多通道高速串行模數(shù)轉(zhuǎn)換器采用ADS5282，ADS5282串行輸出數(shù)據(jù)為單邊沿SDR和雙邊沿DDR兩種形式。

3.根據(jù)權(quán)利要求1所述的基于同步技術(shù)的多通道高速串行數(shù)據(jù)采集系統(tǒng)，其特征在于：所述LVDS接收模塊用于將多通道高速串行模數(shù)轉(zhuǎn)換器輸出的LVDS差分信號(hào)轉(zhuǎn)換為單端信號(hào)。

4.根據(jù)權(quán)利要求1所述的基于同步技術(shù)的多通道高速串行數(shù)據(jù)采集系統(tǒng)，其特征在于：所述多級(jí)延時(shí)調(diào)整模塊由多級(jí)LCELL延時(shí)單元、數(shù)據(jù)選擇器和延時(shí)控制寄存器組成，LCELL延時(shí)單元用于接收LVDS接收模塊輸出端的串行數(shù)據(jù)并對(duì)串行數(shù)據(jù)進(jìn)行延時(shí)掃描，并輸入至數(shù)據(jù)選擇器的輸入端，延時(shí)控制寄存器作為數(shù)據(jù)選擇器的控制端，控制數(shù)據(jù)選擇器選擇最佳延時(shí)輸出為串行延時(shí)數(shù)據(jù)輸出。

5.根據(jù)權(quán)利要求1所述的基于同步技術(shù)的多通道高速串行數(shù)據(jù)采集系統(tǒng)，其特征在于：所述串并轉(zhuǎn)換及緩存模塊由依次連接的位時(shí)鐘采樣單元、串行移位寄存器、幀時(shí)鐘采樣單元和FIFO組成，位時(shí)鐘采樣單元用于對(duì)多級(jí)延時(shí)調(diào)整模塊輸出的延時(shí)數(shù)據(jù)采樣得到上升沿?cái)?shù)據(jù)和下降沿?cái)?shù)據(jù)，串行移位寄存器用于分別將上升沿?cái)?shù)據(jù)和下降沿?cái)?shù)據(jù)鎖存并輸入至幀時(shí)鐘采樣單元，幀時(shí)鐘采樣單元用于輸出并行ADC采樣數(shù)據(jù)并將數(shù)據(jù)緩存在FIFO中。

6.根據(jù)權(quán)利要求5所述的基于同步技術(shù)的多通道高速串行數(shù)據(jù)采集系統(tǒng)，其特征在于：所述數(shù)據(jù)打包模塊用于將FIFO中的數(shù)據(jù)讀出后打包，并通過傳輸控制模塊寫入到外部緩存SDRAM中。

7.根據(jù)權(quán)利要求1所述的基于同步技術(shù)的多通道高速串行數(shù)據(jù)采集系統(tǒng)，其特征在于：所述傳輸控制模塊主要包括ADS5282寄存器配置模塊、多級(jí)延時(shí)調(diào)整控制模塊和PCIe數(shù)據(jù)交互模塊，所述ADS5282寄存器配置模塊用于通過SPI串行配置接口對(duì)多通道高速串行模數(shù)轉(zhuǎn)換器內(nèi)部的寄存器進(jìn)行配置操作，包括復(fù)位、設(shè)置模擬輸入阻抗、通道選擇、通道增益控制、工作模式選擇、時(shí)鐘數(shù)據(jù)相位控制的配置；所述多級(jí)延時(shí)調(diào)整控制模塊用于對(duì)多級(jí)延時(shí)調(diào)整模塊進(jìn)行反饋調(diào)整控制，控制多級(jí)延時(shí)調(diào)整模塊的延時(shí)保證數(shù)據(jù)同步；所述PCIe數(shù)據(jù)交互模塊用于實(shí)現(xiàn)多通道高速串行模數(shù)轉(zhuǎn)換器與PCIe收發(fā)模塊之間的數(shù)據(jù)交互。

8.根據(jù)權(quán)利要求1所述的基于同步技術(shù)的多通道高速串行數(shù)據(jù)采集系統(tǒng)，其特征在于：所述PCIe收發(fā)模塊采用PCI-Express 1.0a標(biāo)準(zhǔn)x1通道總線。