[實用新型]一種防止單點失效的雙冗余譯碼驅動電路結構有效

申請號：	201720318195.3	申請日：	2017-03-29
公開（公告）號：	CN206835065U	公開（公告）日：	2018-01-02
發明（設計）人：	季輕舟;雒寶花;張立博;張冰;李飛強;王勇	申請（專利權）人：	西安微電子技術研究所
主分類號：	H03M7/00	分類號：	H03M7/00
代理公司：	西安通大專利代理有限責任公司61200	代理人：	李宏德
地址：	710065 陜西***	國省代碼：	陜西;61
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摘要：
搜索關鍵詞：	一種防止單點失效冗余譯碼驅動電路結構
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【說明書】：

技術領域

本實用新型涉及集成電路技術領域，具體為一種防止單點失效的雙冗余譯碼驅動電路結構。

背景技術

目前傳統譯碼驅動電路結構如圖1所示。包括4線-16線譯碼器，譯碼驅動電路。其中傳統輸出驅動電路如圖2所示。其中Mp1晶體管源極接電源VDD，漏極接Mp2晶體管源端，襯底接電源VDD，柵極接4線-16線譯碼器的輸出；Mp2晶體管襯底接電源VDD，源極接Mp1晶體管漏極，同時為驅動器的輸出，并且接電阻Ro一端，柵極接4線-16線譯碼器的輸出；電阻Ro一端接Mp2晶體管的漏極，一端接地。這些技術的引進，在Mp1晶體管漏襯漏電或擊穿情況下，防止單點失效引起的輸出異常為高電平。但是圖2所示的驅動結構，若存在Mp2晶體管柵漏漏電或擊穿的情況下，則4線-16線譯碼器輸出高電平引起譯碼驅動電路輸出為高電平，輸出異常；如果Mp2晶體管漏襯漏電或擊穿的情況下，則Mp2晶體管漏襯底所接的VDD引起譯碼驅動電路輸出為高電平，輸出異常；電路正常輸出為高電平時，若Mp2晶體管柵漏漏電或擊穿，柵極連接的前級CMOS反相器中的NMOS存在漏電或擊穿，則輸出為中間電平或低電平，輸出異常。

實用新型內容

針對現有技術中存在的問題，本實用新型提供一種防止單點失效的雙冗余譯碼驅動電路結構，在單點失效情況下，防止輸出異常為高電平；在前級CMOS反相器中的NMOS存在漏電或擊穿情況下，可防止輸出異常為中間電平或低電平，提高電路的可靠性。

本實用新型是通過以下技術方案來實現：

一種防止單點失效的雙冗余譯碼驅動電路結構，包括四個雙冗余輸出驅動PMOS晶體管和四個VDD分壓多晶電阻，以及一個輸出多晶電阻Ro；

第一PMOS晶體管Mp1的襯底與源極相連并連接電源電壓VDD，漏極與第二PMOS晶體管Mp2源極和襯底相連，柵極與第三分壓多晶電阻R₃一端相連；

第二PMOS晶體管Mp2漏極與輸出多晶電阻Ro一端相連并與第四PMOS晶體管Mp4漏極相連，柵極與第一分壓多晶電阻R₁一端相連；

第三PMOS晶體管Mp3襯底與源極相連并接電源電壓VDD，漏極與第四PMOS晶體管Mp4源極和襯底相連，柵極與第四分壓多晶電阻R₄一端相連；

第四PMOS晶體管Mp4漏極與輸出多晶電阻Ro一端相連，柵極與第二分壓多晶電阻R₂一端相連；

第一分壓多晶電阻R₁另一端和第二分壓多晶電阻R₂另一端相連，并與一個4線-16線譯碼器B輸出端YBi相連；

第三分壓多晶電阻R₃另一端和第四分壓多晶電阻R₄另一端相連，并與一個4線-16線譯碼器A輸出端YAi相連；

輸出多晶電阻Ro的另一端接地。

優選的，第二PMOS晶體管Mp2和第四PMOS晶體管Mp4設置在單獨N阱內。