[實用新型]存儲元件

有效

• 申請號: 201720260163.2
• 申請日: 2017-03-16
• 公開（公告）號: CN206685138U
• 公開（公告）日: 2017-11-28
• 發明（設計）人: F·阿布澤德;G·加西奧特
• 申請（專利權）人: 意法半導體（克洛爾2）公司
• 主分類號: G11C11/412
• 分類號: G11C11/412;H03K3/037
• 代理公司: 北京市金杜律師事務所11256
• 代理人: 王茂華,呂世磊

技術領域

本公開涉及一種電子電路，并且更具體地涉及一種針對隨機邏輯事件硬化的存儲元件。

背景技術

存儲元件例如由觸發器形成，該存儲元件包括在兩個節點之間首尾耦合的兩個CMOS反相器。這種類型的存儲元件的狀態可能由隨機邏輯事件(例如，由在存儲元件的節點之一中引起電流峰值的輻射)進行修改，該隨機邏輯事件可以引起邏輯錯誤。

本申請人的美國專利7109541描述了一種使能夠制作存儲元件的裝置，該存儲元件包括針對隨機邏輯事件更穩健的CMOS反相器。圖1(其對應于美國專利7109541的圖4)是該裝置的電路圖。此裝置包括在兩個節點4與5之間首尾耦合的兩個CMOS反相器1和2，以及兩個在節點4與5之間串聯連接的電容器7和8。這兩個電容器的連接點形成節點，該節點通過寄生電容9不可避免地電容耦合至地。

電容器7、8和9的存在使得節點4和5是電容式的。因此，當電流峰值出現在節點4或5上時，此峰值強烈衰減。通過在電路的使用背景中將可能施加至該電路的電流峰值考慮在內來選擇電容7和8。出現顯著峰值的風險越大，用于將其衰減至小于存儲元件的狀態切換閾值的值所需要的電容越強。

實用新型內容

本公開的目的是提供一種存儲元件，以至少部分地解決現有技術中存在的上述問題。

實施例提供了一種針對隨機邏輯事件更穩健的電路，該電路不要求使用強電容。

實施例提供了這樣一種電路，該電路具有與非硬化電路的表面面積接近的表面面積。

因此，實施例提供了一種存儲元件，該存儲元件包括在兩個節點之間首尾耦合的兩個CMOS反相器；以及連接在所述節點之間作為電容器的一個MOS晶體管。

根據實施例，該晶體管的漏極和源極互連。

根據實施例，連接作為電容器的該晶體管包括四個并聯連接的第一晶體管。

根據實施例，這四個第一晶體管中的兩個晶體管是N溝道晶體管，與反相器的N溝道晶體管完全相同，并且兩個其他第一晶體管是P溝道晶體管，與反相器的P溝道晶體管完全相同。

根據實施例，這些第一N溝道晶體管之一以及這些第一P溝道晶體管之一使其柵極連接到第一反相器的輸入端并且使其漏極/源極連接到其輸出端，并且兩個其他第一晶體管使其柵極連接到第二反相器的輸入端并且使其漏極/源極連接到其輸出端。

根據實施例，這些反相器之一是鐘控反相器。

根據實施例，存儲元件包括：襯底，該襯底具有針對每個反相器的P型有源區域和N型有源區域；四個第一晶體管，各自形成在這些有源區域之一中；四個第二晶體管——兩個N溝道晶體管和兩個P溝道晶體管，對應于這兩個CMOS反相器的這些晶體管，各自形成在不同的有源區域中并且通過其漏極連接到形成在此區域上的該第一晶體管的漏極和源極；兩個導電條帶，各自形成并連接有源P型區域和有源N型區域的這些第一晶體管和這些第二晶體管的柵極；以及兩個金屬噴鍍，各自連接：通過導電條帶連接的四個晶體管的漏極；來自這四個晶體管當中的一個P溝道晶體管和一個N溝道晶體管的源極；以及連接這四個其他晶體管的柵極的該導電條帶。

前述和其他特征和優點將結合附圖在具體實施例的以下非限制性描述中詳細討論。

附圖說明

圖1如之前所述是抗輻射存儲元件的電路圖；

圖2示出了存儲元件的電路圖；

圖3是圖2的存儲元件的一部分的布局的頂視圖；

圖4示出了硬化存儲元件的實施例的詳細電路圖；

圖5A、圖5B和圖5C是電流和電壓時序圖；

圖6進一步詳細示出了硬化存儲元件的實施例；并且

圖7是圖6的硬化存儲元件的一部分的布局的頂視圖。

具體實施方式

相同元件在各個附圖中以相同的參考號標示，并且進一步地，展示布局的附圖并不按比例繪制。為清楚起見，僅示出并詳述對于理解所描述的實施例有用的那些步驟和元件。

在時序圖中，電壓值以毫伏給出，電流值以微安給出，并且時間以納秒給出。

圖2是存儲元件的電路圖，包括在兩個節點之間首尾耦合的兩個CMOS反相器10和11。

反相器10包括P溝道晶體管12和N溝道晶體管13。高供電電源Vdd連接到晶體管12的源極。晶體管12的漏極連接到晶體管13的漏極，形成反相器10的輸出節點。晶體管13的源極連接到低供電電源GND。晶體管12和13的柵極互連并且形成反相器10的輸入節點。