[實(shí)用新型]一種基于FPGA的梳狀譜信號(hào)發(fā)生器

有效

• 申請?zhí)枺?/td>: 201720151101.8
• 申請日: 2017-02-20
• 公開（公告）號(hào): CN206432967U
• 公開（公告）日: 2017-08-22
• 發(fā)明（設(shè)計(jì)）人: 陳曉紅;吳培林
• 申請（專利權(quán)）人: 四川鴻創(chuàng)電子科技有限公司
• 主分類號(hào): H03K5/131
• 分類號(hào): H03K5/131;H03K5/135
• 代理公司: 成都弘毅天承知識(shí)產(chǎn)權(quán)代理有限公司51230
• 代理人: 楊保剛,王正楠

技術(shù)領(lǐng)域

本實(shí)用新型涉及電信領(lǐng)域，特別是涉及一種基于FPGA的梳狀譜信號(hào)發(fā)生器。

背景技術(shù)

梳狀譜發(fā)生器是寬帶捷變頻頻率綜合器的一項(xiàng)關(guān)鍵技術(shù)，能夠簡單、高效地產(chǎn)生多功能捷變頻雷達(dá)頻率源需要的低雜散、低相位噪聲的基頻信號(hào)。

常用的梳狀譜實(shí)現(xiàn)方式，主要有以下兩種：

方式一：利用儲(chǔ)能元件充放電得到持續(xù)時(shí)間較短的信號(hào)，通過脈沖成行網(wǎng)絡(luò)整形形成滿足要求的脈沖波形，這類器件包括隧道二極管、階躍恢復(fù)二極管、雪崩晶體三極管、俘越二極管和脈沖放電管等。基本實(shí)現(xiàn)方式是利用隧道二極管特殊的能帶結(jié)構(gòu)產(chǎn)生隧道電流，可得到振幅為幾百mV，上升沿達(dá)幾十ps的窄脈沖。基本實(shí)現(xiàn)原理圖如圖1所示。

利用方式一產(chǎn)生梳狀譜，主要存在以下問題：

1、階躍管利用電荷儲(chǔ)存效應(yīng)產(chǎn)生階躍恢復(fù)的性質(zhì)，與電感構(gòu)成振蕩回路后可生產(chǎn)振幅為幾V到十幾V的ns和亞ns脈沖；雪崩晶體管和俘越二極管利用晶體管的雪崩擊穿特性，生成振幅可達(dá)幾十V到幾百V的脈沖；脈沖放電管利用高壓電將火花隙擊穿后產(chǎn)生電離，可產(chǎn)生幅度超過幾百V的亞ns脈沖。目前，上述器件為主的電路由于存在放電拖尾現(xiàn)象，所產(chǎn)生的脈沖波形不穩(wěn)定；

2、梳狀譜的帶寬不能實(shí)時(shí)調(diào)制；

3、梳狀譜的譜間隔不能實(shí)時(shí)調(diào)制；

4、梳狀譜的帶寬以外的諧波大；

5、功率譜不平坦；

6、靈活性差，可生產(chǎn)性差及體積較大。

方式二：梳狀譜的實(shí)現(xiàn)主要由驅(qū)動(dòng)放大器、偏置電路、匹配網(wǎng)絡(luò)和脈沖發(fā)生器組成，其中，脈沖發(fā)生器的設(shè)計(jì)是梳狀譜電路設(shè)計(jì)的重點(diǎn)。利用階躍恢復(fù)二極管(SRD)的強(qiáng)非線性特點(diǎn)來產(chǎn)生窄電路脈沖。基本實(shí)現(xiàn)原理圖如圖2所示。

利用方式二產(chǎn)生梳狀譜，主要存在以下問題：

1、要使SRD產(chǎn)生的諧波能量不能反竄到放大器中，需要在偏置電路與脈沖發(fā)生器之間，必須設(shè)計(jì)合適的匹配網(wǎng)絡(luò)，將放大的功率有效地加在SRD上，最大限度地產(chǎn)生更強(qiáng)的極窄電流脈沖，這種實(shí)現(xiàn)方式難度大，質(zhì)量差；

2、梳狀譜的帶寬不能實(shí)時(shí)調(diào)制；

3、梳狀譜的譜間隔不能實(shí)時(shí)調(diào)制

4、梳狀譜的帶寬以外的諧波大；

5、功率譜不平坦；

6、靈活性差，可生產(chǎn)性差及體積較大。

上述兩種梳狀譜的實(shí)現(xiàn)方式，是基于模擬電路實(shí)現(xiàn)的，都存在帶寬、譜間隔不能夠?qū)崟r(shí)調(diào)制、靈活性差、梳狀譜質(zhì)量差的普遍問題。

實(shí)用新型內(nèi)容

本實(shí)用新型的目的在于：針對現(xiàn)有梳狀譜發(fā)生方式存在的帶寬、譜間隔不能夠?qū)崟r(shí)調(diào)制、靈活性差、梳狀譜質(zhì)量差的技術(shù)問題，提出一種基于FPGA的梳狀譜信號(hào)發(fā)生器。

本實(shí)用新型采用的技術(shù)方案如下：

一種基于FPGA的梳狀譜信號(hào)發(fā)生器，包括FPGA芯片，所述FPGA芯片的輸出端與DAC數(shù)模轉(zhuǎn)換器的數(shù)字信號(hào)輸入端連接、DAC數(shù)模轉(zhuǎn)換器的模擬信號(hào)輸出端與低通濾波器的輸入端連接、低通濾波器的輸出端與上變頻模塊的輸入端連接。在輸入控制信號(hào)的參與下，由FPGA產(chǎn)生所需梳狀譜對應(yīng)的數(shù)字信號(hào)，經(jīng)FPGA處理，由DAC實(shí)現(xiàn)數(shù)模轉(zhuǎn)換輸出帶梳狀譜的中頻信號(hào)，再由低通濾波器輸出，由上變頻模塊將梳狀譜信號(hào)搬移到需要設(shè)定的頻段。上變頻模塊的靈活多變，可以選擇輸出幾個(gè)GHz，甚至幾十個(gè)GHz的梳狀譜信號(hào)。

上述方案中，所述FPGA內(nèi)部包括用于合成數(shù)字基帶信號(hào)的DDS模塊，所述DDS模塊包括：頻率控制寄存器、高速相位累加器和正弦計(jì)算器。頻率控制寄存器用于裝載并寄存用戶輸入的頻率控制碼、高速相位累加器用于根據(jù)頻率控制碼在每個(gè)時(shí)鐘周期內(nèi)進(jìn)行相位累加，得到一個(gè)相位值、正弦計(jì)算器用于對相位值計(jì)算數(shù)字化正弦波幅度。FPGA內(nèi)部DDS模塊形成基帶信號(hào)，由外部控制信號(hào)決定梳狀譜的譜密度和譜帶寬，DDS內(nèi)部信號(hào)合成，合成后的信號(hào)經(jīng)數(shù)字濾波器進(jìn)行數(shù)字濾波，再經(jīng)數(shù)字上變頻實(shí)現(xiàn)數(shù)字梳狀譜的合成，產(chǎn)生的數(shù)字信號(hào)不易受外界干擾。

上述方案中，所述FPGA芯片的控制信號(hào)輸入端還連接有外部控制信號(hào)輸出端連接，具體為外部控制信號(hào)輸出端與DDS模塊相連以輸入頻率相位控制字。DDS模塊對其輸入信號(hào)進(jìn)行合成。

所述外部控制信號(hào)輸出端具體為控制器輸出端或鍵盤。