[實用新型]一種基于FPGA的梳狀譜信號發生器

有效

• 申請號: 201720151101.8
• 申請日: 2017-02-20
• 公開（公告）號: CN206432967U
• 公開（公告）日: 2017-08-22
• 發明（設計）人: 陳曉紅;吳培林
• 申請（專利權）人: 四川鴻創電子科技有限公司
• 主分類號: H03K5/131
• 分類號: H03K5/131;H03K5/135
• 代理公司: 成都弘毅天承知識產權代理有限公司51230
• 代理人: 楊保剛,王正楠

1.一種基于FPGA的梳狀譜信號發生器，其特征在于,包括FPGA芯片，所述FPGA芯片的輸出端與DAC數模轉換器的數字信號輸入端連接、DAC數模轉換器的模擬信號輸出端與低通濾波器的輸入端連接、低通濾波器的輸出端與上變頻模塊的輸入端連接。

2.如權利要求1所述的一種基于FPGA的梳狀譜信號發生器，其特征在于,所述FPGA內部包括用于合成數字基帶信號的DDS模塊，所述DDS模塊包括：頻率控制寄存器、高速相位累加器和正弦計算器。

3.如權利要求2所述的一種基于FPGA的梳狀譜信號發生器，其特征在于,所述FPGA芯片的控制信號輸入端還連接有外部控制信號輸出端連接，具體為外部控制信號輸出端與DDS模塊相連以輸入頻率相位控制字。

4.如權利要求3所述的一種基于FPGA的梳狀譜信號發生器，其特征在于,所述外部控制信號輸出端具體為控制器輸出端或鍵盤。

5.如權利要求1所述的一種基于FPGA的梳狀譜信號發生器，其特征在于,所述FPGA芯片選用FLEX10K芯片，所述DAC數模轉換器選用ADV7120芯片，FLEX10K的引腳1與ADV7120芯片的引腳25連接以向ADV7120芯片提供使能信號，FLEX10K的引腳2與ADV7120芯片的引腳15連接以向ADV7120芯片提供時鐘信號，FLEX10K的引腳9、引腳11、引腳12、引腳14、引腳16、引腳17、引腳18、引腳19分別與ADV7120芯片的R0-R7引腳相連以向ADV7120芯片提供所需梳狀譜對應的數字信號，所述ADV7120芯片的G0-G7引腳、R0-R7引腳、IOG引腳、IOR引腳接地，IOG引腳連接到低通濾波器的輸入端以輸出梳狀譜。

6.如權利要求1或5所述的一種基于FPGA的梳狀譜信號發生器，其特征在于,所述低通濾波器為帶有寬帶放大器的LC低通濾波器，所述LC低通濾波器包括依次連接的低通濾波電路、寬帶放大電路與射極跟隨器；

所述低通濾波電路包括濾波電感L1、濾波電容C1，所述濾波電感L1的一端與DAC數模轉換器的模擬信號輸出端連接；

所述寬帶放大電路包括放大器Q1，所述放大器Q1的基極連接有對地可調電阻R1到地，發射極連接有對地電阻R2、旁路電容C2到地，集電極連接有電感L2到電源；

所述射極跟隨器包括放大器Q2，所述放大器Q2的基極通過耦合電容C3與放大器Q1的集電極連接，并通過偏置電阻Rb連接到集電極，發射極通過電阻Re連接到地，并通過耦合電容C4與上變頻模塊的輸入端連接，集電極通過π型電路連接到電源VCC，所述π型電路包括電感L3、并聯在電感兩端的電容C5、電容C6，電容C5、電容C6另一端共地。