[發明專利]半導體器件結構及其制造方法

在審

• 申請號: 201711480625.2
• 申請日: 2017-12-29
• 公開（公告）號: CN108231738A
• 公開（公告）日: 2018-06-29
• 發明（設計）人: 不公告發明人
• 申請（專利權）人: 睿力集成電路有限公司
• 主分類號: H01L23/528
• 分類號: H01L23/528;H01L21/768
• 代理公司: 上海光華專利事務所(普通合伙) 31219
• 代理人: 余明偉

本發明提供一種半導體器件結構及其制造方法，半導體器件結構包括半導體襯底、字線、位線及導電栓塞。半導體襯底內形成有若干個淺溝槽隔離結構，淺溝槽隔離結構在半導體襯底內隔離出若干個間隔排布的有源區；字線位于半導體襯底內；位線位于半導體襯底上；位線包括第一部分、第二部分及第三部分，第三部分位于相鄰字線之間且與相鄰有源區之間的淺溝槽隔離結構交迭的區域上；導電栓塞包括位于相鄰位線之間的填充部及自填充部的底部及側壁延伸至位線第三部分下方的有源區內的延伸部。本發明通可以大大增加導電栓塞與有源區的接觸面積，有效改善導電栓塞的電阻，進而提高半導體器件的良率及性能。

技術領域

本發明屬于半導體制造技術領域，特別是涉及一種半導體器件結構及其制造方法。

背景技術

隨著半導體器件尺寸縮小，接觸孔與有源區的接觸面積越來越小，尤其是在類似與3×2單元(cell)的結構中，由于位線關鍵尺寸(CD)的增大或發生錯位(即所述位線有些部分同時位于有源區及淺溝槽隔離結構的上方，而并非與有源區上下完全對應)，這就使得位于所述位線與該部分所述有源區相連接的接觸孔刻蝕后與有源區接觸的面積變小，甚至會使得接觸孔不能與有源區接觸，從而使得在接觸孔中形成的導電栓塞的電阻變大或無法電導通，從而影響半導體器件結構的性能及良率。

發明內容

鑒于以上所述現有技術的缺點，本發明的目的在于提供一種半導體器件結構及其制造方法，用于解決現有技術中位線發生錯位或位線關鍵尺寸變大后使得位于位線之間的導電栓塞與有源區接觸的面積變小，進而使得導電栓塞的電阻變大，從而影響半導體器件結構良率及性能的問題。

為實現上述目的及其它相關目的，本發明提供一種半導體器件結構，所述半導體器件結構包括：

半導體襯底，所述半導體襯底內形成有若干個淺溝槽隔離結構，所述淺溝槽隔離結構在所述半導體襯底內隔離出若干個間隔排布的有源區；

若干個平行間隔排布的字線，位于所述半導體襯底內，所述字線的延伸方向與所述有源區的延伸方向成第一角度；

若干個平行間隔排布的位線，位于所述半導體襯底上；所述位線的延伸方向與所述有源區的延伸方向成第二角度，且與所述字線延伸的方向成第三角度；每一所述位線具有第一部分、第二部分及第三部分；其中，所述位線的第一部分位于相鄰所述字線之間且與所述有源區交迭的區域上；所述位線的第二部分位于所述字線上；所述位線的第三部分位于相鄰所述字線之間，且與相鄰所述有源區之間的所述淺溝槽隔離結構交迭的區域上，所述位線的第三部分在所述半導體襯底上的正投影還局部覆蓋所述淺溝槽隔離結構兩側所述有源區的部分區域；沿所述字線的延伸方向，所述位線的第一部分與相鄰的另一所述位線的第三部分同位于兩相鄰所述字線間的同一間隔中；

導電栓塞，所述導電栓塞具有填充部以及由所述填充部側向延伸的延伸部，其中，至少一所述導電栓塞的所述填充部位于所述半導體襯底上且在所述位線的第三部分和相鄰所述位線的第一部分之間，以電連接被所述位線的第三部分局部遮蓋的所述有源區；所述延伸部由所述填充部的底部及側壁延伸至所述位線的第三部分下方的所述有源區內，使所述導電栓塞和所述有源區之間的接合面為非平面。

作為本發明的一種優選方案，依據所述字線的延伸方向，相鄰所述位線之間的寬幅間距大于所述淺溝槽隔離結構沿所述字線延伸方向的寬度尺寸，且小于所述淺溝槽隔離結構沿所述字線延伸方向的寬度尺寸與所述有源區沿所述字線延伸方向的寬度尺寸的兩者和。

作為本發明的一種優選方案，所述位線包括疊層結構及覆蓋于所述疊層結構外圍的側墻結構，其中，所述疊層結構包括由下至上依次疊置的導線黏附層、導線主體層及頂層介質層；所述半導體器件結構還包括隔離絕緣層，所述隔離絕緣層位于所述位線的第三部分下方，且位于所述疊層結構與所述半導體襯底之間。

作為本發明的一種優選方案，所述導線黏附層的材料包含由硅化鎢、氮化鈦和導電型硅化物的其中一種，所述導線主體層的材料包含鎢，所述頂層介質層的材料包含氮化硅。