[發明專利]半導體器件結構及其制造方法

在審

• 申請號: 201711480625.2
• 申請日: 2017-12-29
• 公開（公告）號: CN108231738A
• 公開（公告）日: 2018-06-29
• 發明（設計）人: 不公告發明人
• 申請（專利權）人: 睿力集成電路有限公司
• 主分類號: H01L23/528
• 分類號: H01L23/528;H01L21/768
• 代理公司: 上海光華專利事務所(普通合伙) 31219
• 代理人: 余明偉

1.一種半導體器件結構，其特征在于，所述半導體器件結構包括：

半導體襯底，形成有若干個淺溝槽隔離結構，所述淺溝槽隔離結構在所述半導體襯底內隔離出若干個間隔排布的有源區；

若干個平行間隔排布的字線，位于所述半導體襯底內，所述字線的延伸方向與所述有源區的延伸方向成第一角度；

若干個平行間隔排布的位線，位于所述半導體襯底上；所述位線的延伸方向與所述有源區的延伸方向成第二角度，且與所述字線延伸的方向成第三角度；每一所述位線具有第一部分、第二部分及第三部分；其中，所述位線的第一部分位于相鄰所述字線之間且與所述有源區交迭的區域上；所述位線的第二部分位于所述字線上；所述位線的第三部分位于相鄰所述字線之間且與相鄰所述有源區之間的所述淺溝槽隔離結構交迭的區域上，所述位線的第三部分在所述半導體襯底上的正投影還局部覆蓋所述淺溝槽隔離結構兩側所述有源區的部分區域；沿所述字線的延伸方向，所述位線的第一部分與相鄰的另一所述位線的第三部分同位于兩相鄰所述字線間的同一間隔中；

導電栓塞，具有填充部以及由所述填充部側向延伸的延伸部，其中，至少一所述導電栓塞的所述填充部位于所述半導體襯底上且在所述位線的第三部分和相鄰所述位線的第一部分之間，以電連接被所述位線的第三部分局部遮蓋的所述有源區；所述延伸部由所述填充部的底部及側壁延伸至所述位線的第三部分下方的所述有源區內，使所述導電栓塞和所述有源區之間的接合面為非平面。

2.根據權利要求1所述的半導體器件結構，其特征在于：依據所述字線的延伸方向，相鄰所述位線之間的寬幅間距大于所述淺溝槽隔離結構沿所述字線延伸方向的寬度尺寸，且小于所述淺溝槽隔離結構沿所述字線延伸方向的寬度尺寸與所述有源區沿所述字線延伸方向的寬度尺寸的兩者和。

3.根據權利要求1所述的半導體器件結構，其特征在于：所述位線包括疊層結構及覆蓋于所述疊層結構外圍的側墻結構，其中，所述疊層結構包括由下至上依次疊置的導線黏附層、導線主體層及頂層介質層；所述半導體器件結構還包括隔離絕緣層，所述隔離絕緣層位于所述位線的第三部分下方，且位于所述疊層結構與所述半導體襯底之間。

4.根據權利要求3所述的半導體器件結構，其特征在于：所述導線黏附層的材料包含由硅化鎢、氮化鈦和導電型硅化物的其中一種，所述導線主體層的材料包含鎢，所述頂層介質層的材料包含氮化硅。

5.根據權利要求3所述的半導體器件結構，其特征在于：所述側墻結構包括第一介質層、第二介質層及第三介質層，其中，所述第一介質層覆蓋于所述疊層結構的外壁上，所述第二介質層覆蓋于所述第一介質層的外壁上，所述第三介質層覆蓋于所述第二介質層的外壁上。

6.根據權利要求3所述的半導體器件結構，其特征在于：所述隔離絕緣層的材料包含非導電型摻雜多晶硅。

7.根據權利要求3所述的半導體器件結構，其特征在于：所述半導體器件結構還包括位線接觸，所述位線接觸位于所述位線的第一部分下方，所述位線接觸電連接所述疊層結構與所述有源區。

8.根據權利要求7所述的半導體器件結構，其特征在于：所述位線接觸的材料包含導電型摻雜多晶硅。

9.根據權利要求7所述的半導體器件結構，其特征在于：所述位線接觸和所述隔離絕緣層的基礎材料構成于同一多晶硅層。

10.根據權利要求7所述的半導體器件結構，其特征在于：對應于所述位線的第一部分，所述半導體襯底具有凹槽，由刻蝕去除部分所述有源區及部分所述淺溝槽隔離結構所形成，所述凹槽的寬度大于所述位線接觸的寬度，所述位線的所述側墻結構的至少一介電層填滿所述凹槽并連接所述淺溝槽隔離結構。

11.根據權利要求10所述的半導體器件結構，其特征在于：所述導電栓塞的填充部的底部不低于所述凹槽的底部，且不高于所述有源區的頂面。