[發明專利]一種SRAM單元電路及SRAM存儲器

在審

• 申請號: 201711474211.9
• 申請日: 2017-12-29
• 公開（公告）號: CN108231115A
• 公開（公告）日: 2018-06-29
• 發明（設計）人: 李剛;馬松;程玉華
• 申請（專利權）人: 上海矽潤科技有限公司
• 主分類號: G11C11/417
• 分類號: G11C11/417
• 代理公司: 暫無信息
• 代理人: 暫無信息

本發明實施例提供的電壓調整單元，用于在所述SRAM單元待機時，將所述PMOS晶體管所在的襯底電壓降低為SRAM單元電壓的0.8倍，從而可以使所述PMOS所在的襯底處于正向偏置狀態，有利于PMOS晶體管內形成漏電流，該漏電流可以補償NMOS晶體管內的漏電流，因此可以防止NMOS晶體管的漏電流引起的存儲節點的數據丟失或反轉的問題，提高了SRAM單元的在待機狀態的穩定性；并且本發明實施例不需要對SRAM單元的內部結構和制作方法進行調整。

技術領域

本發明實施例涉及半導體技術領域，特別涉及存儲器領域。

背景技術

隨著以電子通訊技術為代表的現代高科技產業的不斷發展，世界集成電路產業總產值以每年超過60%的速度發展，靜態隨機存儲器SRAM（Static Random Access Memory）作為一種重要的存儲器件被廣泛用于數字與各種電子電路產品設計中。SRAM是模擬邏輯電路中一種重要部件，其因為具有功耗小，讀取速度高等優點而廣泛應用于數據的存儲。它是一種具有靜止存取功能的內存，不需要刷新電路即能保存它內部存儲的數據。請參考圖1所示的現有技術的SRAM單元的MOS版圖結構示意圖，所述SRAM單元包括：

第一PMOS晶體管11，柵極與字線WL電連接，源極與第一位線BL電連接；第二PMOS晶體管12，柵極與字線WL電連接，源極與第二位線BLB電連接。

第一NMOS晶體管13，柵極與第二PMOS晶體管12的漏極電連接，源極與第一PMOS晶體管11的漏極電連接，漏極與VSS電連接；第二NMOS晶體管14，柵極與第一PMOS晶體管11的漏極電連接，漏極與第一NMOS晶體管13的柵極電連接，源極與VSS電連接，所述第一PMOS晶體管11的漏極、第一NMOS晶體管13的漏極、第二NMOS晶體管14的柵極的公共節點構成第一存儲節點15，所述第二PMOS晶體管12的漏極、第一NMOS晶體管的柵極13、第二NMOS晶體管的漏極的公共節點構成第二存儲節點16，所述第一PMOS晶體管11和第二PMOS晶體管12的柵極接VDD，所述的電壓為外接SRAM單元的工作電壓。

在實際測試中發現，現有的SRAM單元在待機狀態時的狀態不穩定，存在數據丟失或反轉的問題。

發明內容

為了解決SRAM單元在待機狀態時的狀態不穩定，存在數據丟失或反轉的技術問題，本發明實施例提供了一種靜態隨機存儲器，提高了SRAM單元的穩定性，解決了SRAM單元的數據丟失或反轉的問題。

本發明實施例提供了一種SRAM單元電路，包括至少一個NMOS晶體管、和至少一個PMOS晶體管，還包括：電壓調整單元，當所述SRAM單元電路處于待機狀態時，將所述PMOS晶體管的襯底電壓降低為所述SRAM單元電路工作電壓的0.8倍；當所述SRAM單元電路讀/寫操作時，所述PMOS晶體管的襯底電壓為所述SRAM單元電路的工作電壓。

進一步的，所述PMOS晶體管包括第一PMOS晶體管和第二PMOS晶體管，所述NMOS晶體管包括第一NMOS晶體管和第二NMOS晶體管，其中：

所述第一PMOS晶體管，柵極與字線電連接，源極與第一位線電連接；

所述第二PMOS晶體管，柵極與字線電連接，源極與第二位線電連接；

所述第一NMOS晶體管，柵極與所述第一PMOS晶體管的漏極電連接，源極接地；

所述第二NMOS晶體管，柵極與所述第一PMOS晶體管的漏極電連接，源極接地，漏極與第一NMIS晶體管的源極接地，所述第二NMOS晶體管的柵極與第一PMOS晶體管的漏極、第一NMOS晶體管的漏極管的漏極形成第一存儲節點，所述第二NMOS晶體管的漏極與第一NMOS晶體管的柵極、第二PMOS晶體管的漏極形成第二存儲節點。