[發明專利]含哈希分區加速器和內存的組合裝置

有效

• 申請號: 201711469612.5
• 申請日: 2017-12-28
• 公開（公告）號: CN108170253B
• 公開（公告）日: 2020-12-08
• 發明（設計）人: 吳林陽;郭雪婷;陳云霽
• 申請（專利權）人: 中國科學院計算技術研究所
• 主分類號: G06F1/3234
• 分類號: G06F1/3234;G06F9/38;G06F9/50
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 任巖

一種含哈希分區加速器和內存的組合裝置，包括：內存，含數據存儲區和邏輯區；哈希分區加速器，集成于內存的邏輯區上，用于加速處理哈希連接分區階段，哈希分區加速器包括：哈希單元，用于從內存中讀取分塊的關系表中多個元組，然后并行的處理多個元組的鍵，產生多個哈希索引；直方圖單元，用于根據多個哈希索引，并行的更新存儲在直方圖單元中直方圖數據的多個副本，并更新后的各副本整合為數據一致性的直方圖數據表單；混排單元，用于依據多個哈希索引，確定各元組存儲于目標地址數組中的位置，將關系表中的元組復制到目標數組，實現對關系表的劃分。

技術領域

本公開涉及計算機系統領域，進一步涉及一種含哈希分區加速器和內存的組合裝置。

背景技術

在設計現代計算機系統時首先要考慮的因素是能耗。為了提高能效，如現場可編程門陣列(FPGA)，圖形處理器(GPU)和定制加速器一類的硬件加速器已被廣泛應用于工業領域。隨著靠近數據的處理技術的出現，將硬件加速器集成到動態隨機存取存儲器(DRAM)堆棧中以降低數據移動的成本成為一種新的系統設計思路。其基本思想是利用3D堆疊技術，將一些包含加速器的邏輯die和多個DRAM die垂直集成到一個芯片中。然而，由于3D堆疊DRAM的面積、功耗、散熱和制造等方面的限制，能夠集成到DRAM中的加速器的數量和類型是有限的。因此，給定一個加速的目標應用程序，確定其中哪些部分最適合在DRAM中加速是至關重要的。

發明內容

有鑒于此，本公開的目的在于提供一種含哈希分區加速器和內存的組合裝置，以解決以上所述的至少部分技術問題。

本公開提供一種含哈希分區加速器和內存的組合裝置，包括：

內存，包括數據存儲區和邏輯區；

哈希分區加速器，集成于所述內存的邏輯區上，用于加速處理哈希連接分區(partition)階段，該哈希分區加速器包括：哈希單元(hash unit)，用于從內存中讀取分塊的關系表中多個元組，然后并行的處理所述多個元組的鍵，產生多個哈希索引；直方圖單元(histogram unit)，用于根據所述多個哈希索引，并行的更新存儲在該直方圖單元中直方圖數據的多個副本，并更新后的各副本整合為數據一致性的直方圖數據表單；混排單元(Shuffle unit)，用于依據所述多個哈希索引，確定各元組存儲于目標地址數組中的位置，將關系表中的元組復制到目標數組，實現對關系表的劃分。

在進一步的實施方案中，所述內存為一個或多個3D堆疊DRAM，各3D堆疊DRAM包括多層DRAM層和位于DRAM層下方的邏輯層，所述哈希分區加速器集成至所述邏輯層上。

在進一步的實施方案中，還包括開關電路，所述哈希單元、直方圖單元和混排單元各自連接至所述開關電路。

在進一步的實施方案中，所述多層DRAM層包括水平方向并排的多個vault，對應于各vault，在邏輯層分別具有與各vault一一對應的vault控制電路。

在進一步的實施方案中，所述邏輯層包括vault控制電路，所述哈希單元、直方圖單元和混排單元均電性連接所述vault控制電路，通過該控制電路訪問DRAM層。

在進一步的實施方案中，各3D堆疊DRAM中所述vault的數量為4-16，DRAM層為4-8層，所述哈希分區加速器中哈希單元、直方圖單元和混排單元的并行度為16。

在進一步的實施方案中，所述哈希單元包括多個并行處理單元及與所述并行處理單元相同數量的多路選擇器：所述并行處理單元用于處理各元組的鍵，產生各元組對應的哈希索引，所述多路選擇器連接于各并行處理單元后端，用于選擇哈希索引的輸出為直方圖單元或者混排單元。

在進一步的實施方案中，所述直方圖單元包括多個并行的增量單元和規約單元：所述增量單元分別用于根據所述多個哈希索，并行的更新各直方圖數據的副本。所述規約單元用于將各自第一本地存儲器的更新后表單整合為數據一致性的表單。