[發明專利]含哈希分區加速器和內存的組合裝置

有效

• 申請號: 201711469612.5
• 申請日: 2017-12-28
• 公開（公告）號: CN108170253B
• 公開（公告）日: 2020-12-08
• 發明（設計）人: 吳林陽;郭雪婷;陳云霽
• 申請（專利權）人: 中國科學院計算技術研究所
• 主分類號: G06F1/3234
• 分類號: G06F1/3234;G06F9/38;G06F9/50
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 任巖

1.一種含哈希分區加速器和內存的組合裝置，其特征在于，包括：

內存，包括數據存儲區和邏輯區，其中，所述內存通過總線或插入器與主機處理器通信，所述主機處理器用于處理哈希連接的構造階段和探測階段；

哈希分區加速器，集成于所述內存的邏輯區上，用于加速處理哈希連接分區階段，該哈希分區加速器包括：

哈希單元，用于從內存中讀取分塊的關系表中多個元組，然后并行的處理所述多個元組的鍵，產生多個哈希索引；

直方圖單元，用于根據所述多個哈希索引，并行的更新存儲在該直方圖單元中直方圖數據的多個副本，并更新后的各副本整合為數據一致性的直方圖數據表單；

混排單元，用于依據所述多個哈希索引，確定各元組存儲于目標地址數組中的位置，將關系表中的元組復制到目標數組，實現對關系表的劃分；

其中，所述內存為3D堆疊DRAM，該哈希分區加速器配置為集成到3D堆疊DRAM的邏輯層上。

2.根據權利要求1所述的組合裝置，其特征在于，所述3D堆疊DRAM包括多層DRAM層和位于DRAM層下方的邏輯層。

3.根據權利要求1所述的組合裝置，其特征在于，還包括開關電路，所述哈希單元、直方圖單元和混排單元各自連接至所述開關電路。

4.根據權利要求2所述的組合裝置，其特征在于，所述多層DRAM層包括水平方向并排的多個vault，對應于各vault，在邏輯層分別具有與各vault一一對應的vault控制電路。

5.根據權利要求4所述的組合裝置，其特征在于，所述邏輯層包括vault 控制電路，所述哈希單元、直方圖單元和混排單元均電性連接所述vault 控制電路，通過該vault控制電路訪問DRAM層。

6.根據權利要求5所述的組合裝置，其特征在于，各3D堆疊DRAM中所述vault的數量為4-16，DRAM層為4-8層，所述哈希分區加速器中哈希單元、直方圖單元和混排單元的并行度為16。

7.根據權利要求1所述的組合裝置，其特征在于，所述哈希單元包括多個并行處理單元及與所述并行處理單元相同數量的多路選擇器：

所述并行處理單元用于處理各元組的鍵，產生各元組對應的哈希索引；

所述多路選擇器連接于各并行處理單元后端，用于選擇哈希索引的輸出為直方圖單元或者混排單元。

8.根據權利要求1所述的組合裝置，其特征在于，所述直方圖單元包括多個并行的增量單元和規約單元：

所述增量單元分別用于根據所述多個哈希索引，并行的更新各直方圖數據的副本；

所述規約單元用于將各自第一本地存儲器的更新后表單整合為數據一致性的表單。

9.根據權利要求1所述的組合裝置，其特征在于，所述混排單元包括：

多個并行的地址讀取子單元：根據各所述哈希索引從目標地址數組中讀取目標地址；

沖突處理子單元，依據多個目標地址，對有沖突的目標地址，產生基于原始目標地址的偏移，同時也產生相同目標地址的計數值；

分散子單元，用于根據所述偏移和原始目標地址將元組移動到正確的位置，如無沖突則將元組移動至無偏移的目標地址；

更新子單元，根據所述計數值更新目標地址。

10.根據權利要求1所述的組合裝置，其特征在于，所述哈希分區加速器在邏輯區所占面積為1-2mm²。