[發明專利]一種靜電放電保護器件

有效

• 申請號: 201711465447.6
• 申請日: 2017-12-28
• 公開（公告）號: CN109979932B
• 公開（公告）日: 2020-11-10
• 發明（設計）人: 汪廣羊;孫俊;孫貴鵬
• 申請（專利權）人: 無錫華潤上華科技有限公司
• 主分類號: H01L27/02
• 分類號: H01L27/02
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 汪洋;高偉

本發明提供一種靜電放電保護器件，包括：基底，所述基底具有第一類型摻雜；位于所述基底的外圍區域中的第一柵區以及位于所述第一柵區周圍的第一體區，所述第一體區具有第二類型摻雜；以及位于所述第一體區內的第一源區，所述第一源區具有第二類型摻雜。本發明提供的靜電放電保護器件，能夠避免外圍區域發生不均勻開啟，消除了薄弱環節，從而提高了器件的靜電放電保護能力，并且結構靈活，可以實現不同電壓下的保護。

技術領域

本發明涉及半導體設計與制造工藝，具體而言涉及一種靜電放電保護器件。

背景技術

隨著集成電路制造工藝水平進入集成電路線寬的深亞微米時代，CMOS工藝特征尺寸不斷縮小，晶體管對于高電壓和大電流的承受能力不斷降低，深亞微米CMOS集成電路更容易遭受到靜電沖擊而失效，從而造成產品的可靠性下降。

靜電放電(Electrostatic Discharge，ESD)是集成電路器件或芯片在制造、生產、組裝、測試及運送等過程中產生的一種常見現象。靜電放電時會在短時間內產生的大電流，對集成電路產生致命的損傷，是集成電路生產應用中造成失效的重要問題。例如，對于發生在人體上的靜電放電現象(HBM)，通常發生在幾百個納秒內，最大的電流峰值可能達到幾個安培，其它模式靜電放電發生的時間更短，電流也更大。如此大的電流在短時間內通過集成電路，產生的功耗會嚴重超過其所能承受的最大值，從而對集成電路產生嚴重的物理損傷并導致其最終失效。

為了解決該問題，在實際應用中主要從環境和電路本身兩方面來解決。環境方面，主要是減少靜電的產生和及時消除靜電，例如，應用不易產生靜電的材料、增加環境濕度、操作人員和設備接地等。電路方面，主要是增加集成電路本身的靜電放電耐受能力，例如增加額外的靜電保護器件或者電路來保護集成電路內部電路不被靜電放電損害，但會增加制作成本，不利于器件集成度的提高。

因此，需要對目前的所述ESD器件結構作出改進，有效避免靜電放電所造成的集成電路的失效。

發明內容

在發明內容部分中引入了一系列簡化形式的概念，這將在具體實施方式部分中進一步詳細說明。本發明的發明內容部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。

本發明為了克服目前存在的至少一個問題，提供了一種靜電放電保護器件，包括：

基底，所述基底具有第一類型摻雜；

位于所述基底的外圍區域中的第一柵區以及位于所述第一柵區周圍的第一體區，所述第一體區具有第二類型摻雜；以及

位于所述第一體區內的第一源區，所述第一源區具有第二類型摻雜。

示例性地，所述靜電放電保護器件還包括：

位于所述基底的內部區域中的第二柵區以及位于所述第二柵區周圍的第二體區，所述第二體區具有第二類型摻雜；以及

位于所述第二體區中的第二源區，所述第二源區具有第一類型摻雜。

示例性地，所述第一源區具有的所述第二類型摻雜為重摻雜。

示例性地，所述第二柵區的深度小于或等于所述第一柵區的深度。

示例性地，所述基底包括重摻雜的本體層和位于所述本體層之上的輕摻雜的外延層，所述第一柵區、所述第一體區和所述第一源區位于所述外延層中。

示例性地，所述第一柵區形成于位于所述基底內的第一溝槽中；

所述第二柵區形成于位于所述基底內的第二溝槽中。

示例性地，所述第一溝槽形成于相鄰的所述第一體區之間，所述第一體區的深度小于所述第一溝槽的深度。

示例性地，所述第一源區的深度小于所述第一溝槽的深度。