[發(fā)明專利]神經(jīng)網(wǎng)絡(luò)處理器板卡及相關(guān)產(chǎn)品

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• 申請?zhí)枺?/td>: 201711454720.5
• 申請日: 2017-12-27
• 公開（公告）號(hào): CN109978151A
• 公開（公告）日: 2019-07-05
• 發(fā)明（設(shè)計(jì)）人: 不公告發(fā)明人
• 申請（專利權(quán)）人: 北京中科寒武紀(jì)科技有限公司
• 主分類號(hào): G06N3/063
• 分類號(hào): G06N3/063;G06F1/3234
• 代理公司: 廣州三環(huán)專利商標(biāo)代理有限公司 44202
• 代理人: 郝傳鑫;熊永強(qiáng)

1.一種神經(jīng)網(wǎng)絡(luò)處理器板卡，其特征在于，所述神經(jīng)網(wǎng)絡(luò)處理器板卡包括：神經(jīng)網(wǎng)絡(luò)芯片封裝結(jié)構(gòu)、第一電氣及非電氣連接裝置和第一基板；所述神經(jīng)網(wǎng)絡(luò)芯片封裝結(jié)構(gòu)包括：神經(jīng)網(wǎng)絡(luò)芯片、第二電氣及非電氣連接裝置和第二基板，所述第二基板承載所述神經(jīng)網(wǎng)絡(luò)芯片，所述第二基板通過所述第二電氣及非電氣連接裝置與所述神經(jīng)網(wǎng)絡(luò)芯片連接；

所述神經(jīng)網(wǎng)絡(luò)芯片：主處理電路以及多個(gè)基礎(chǔ)處理電路；所述主處理電路或多個(gè)基礎(chǔ)處理電路中至少一個(gè)電路包括：數(shù)據(jù)類型運(yùn)算電路；所述數(shù)據(jù)類型運(yùn)算電路，用于執(zhí)行浮點(diǎn)類型數(shù)據(jù)與定點(diǎn)類型數(shù)據(jù)之間的轉(zhuǎn)換；所述主處理電路通過所述第二電氣及非電氣連接裝置與所述第二基板連接；

所述多個(gè)基礎(chǔ)處理電路呈陣列分布；每個(gè)基礎(chǔ)處理電路與相鄰的其他基礎(chǔ)處理電路連接，所述主處理電路連接第1行的n個(gè)基礎(chǔ)處理電路、第m行的n個(gè)基礎(chǔ)處理電路以及第1列的m個(gè)基礎(chǔ)處理電路；

所述主處理電路，用于執(zhí)行神經(jīng)網(wǎng)絡(luò)運(yùn)算中的各個(gè)連續(xù)的運(yùn)算以及和與其相連的所述基礎(chǔ)處理電路傳輸數(shù)據(jù)；

所述多個(gè)基礎(chǔ)處理電路，用于依據(jù)傳輸?shù)臄?shù)據(jù)以并行方式執(zhí)行神經(jīng)網(wǎng)絡(luò)中的運(yùn)算，并將運(yùn)算結(jié)果通過與所述主處理電路連接的基礎(chǔ)處理電路傳輸給所述主處理電路。

2.根據(jù)權(quán)利要求1所述的神經(jīng)網(wǎng)絡(luò)處理器板卡，其特征在于，所述神經(jīng)網(wǎng)絡(luò)芯片封裝結(jié)構(gòu)還包括：散熱裝置。

3.根據(jù)權(quán)利要求1所述的神經(jīng)網(wǎng)絡(luò)處理器板卡，其特征在于，所述神經(jīng)網(wǎng)絡(luò)芯片封裝結(jié)構(gòu)的封裝結(jié)構(gòu)為下述封裝的任意一種：

倒裝芯片球柵陣列封裝、薄型四方扁平式封裝、帶散熱器的四方扁平封裝、無引腳四方扁平封裝、小間距四方扁平式封裝。

4.根據(jù)權(quán)利要求1所述的神經(jīng)網(wǎng)絡(luò)處理器板卡，其特征在于，

所述主處理電路，用于獲取待計(jì)算的數(shù)據(jù)塊以及運(yùn)算指令，通過所述數(shù)據(jù)類型運(yùn)算電路將所述待計(jì)算的數(shù)據(jù)塊轉(zhuǎn)換成定點(diǎn)類型的數(shù)據(jù)塊，依據(jù)該運(yùn)算指令對所述定點(diǎn)類型的待計(jì)算的數(shù)據(jù)塊劃分成分發(fā)數(shù)據(jù)塊以及廣播數(shù)據(jù)塊；對所述分發(fā)數(shù)據(jù)塊進(jìn)行拆分處理得到多個(gè)基本數(shù)據(jù)塊，將所述多個(gè)基本數(shù)據(jù)塊分發(fā)至與其連接的基礎(chǔ)處理電路，將所述廣播數(shù)據(jù)塊廣播至與其連接的基礎(chǔ)處理電路；

所述基礎(chǔ)處理電路，用于對所述基本數(shù)據(jù)塊與所述廣播數(shù)據(jù)塊以定點(diǎn)數(shù)據(jù)類型執(zhí)行內(nèi)積運(yùn)算得到運(yùn)算結(jié)果，將所述運(yùn)算結(jié)果發(fā)送至所述主處理電路；

或?qū)⑺龌緮?shù)據(jù)塊與所述廣播數(shù)據(jù)塊轉(zhuǎn)發(fā)給其他基礎(chǔ)處理電路以定點(diǎn)數(shù)據(jù)類型執(zhí)行內(nèi)積運(yùn)算得到運(yùn)算結(jié)果，將所述運(yùn)算結(jié)果發(fā)送至所述主處理電路；

所述主處理電路，用于通過所述數(shù)據(jù)類型運(yùn)算電路將對所述運(yùn)算結(jié)果轉(zhuǎn)換成浮點(diǎn)類型數(shù)據(jù)，將浮點(diǎn)類型數(shù)據(jù)處理得到所述待計(jì)算的數(shù)據(jù)塊以及運(yùn)算指令的指令結(jié)果。

5.根據(jù)權(quán)利要求4所述的神經(jīng)網(wǎng)絡(luò)處理器板卡，其特征在于，

所述主處理電路，具體用于將所述廣播數(shù)據(jù)塊通過一次廣播發(fā)送至與其連接的所述基礎(chǔ)處理電路。

6.根據(jù)權(quán)利要求4所述的神經(jīng)網(wǎng)絡(luò)處理器板卡，其特征在于，

所述基礎(chǔ)處理電路，具體用于將所述基本數(shù)據(jù)塊與所述廣播數(shù)據(jù)塊以定點(diǎn)數(shù)據(jù)類型執(zhí)行內(nèi)積處理得到內(nèi)積處理結(jié)果，將所述內(nèi)積處理結(jié)果累加得到運(yùn)算結(jié)果，將所述運(yùn)算結(jié)果發(fā)送至所述主處理電路。

7.根據(jù)權(quán)利要求6所述的神經(jīng)網(wǎng)絡(luò)處理器板卡，其特征在于，

所述主處理電路，用于在如所述運(yùn)算結(jié)果為內(nèi)積處理的結(jié)果時(shí)，對所述運(yùn)算結(jié)果累加后得到累加結(jié)果，將該累加結(jié)果排列得到所述待計(jì)算的數(shù)據(jù)塊以及運(yùn)算指令的指令結(jié)果。

8.根據(jù)權(quán)利要求2所述的神經(jīng)網(wǎng)絡(luò)處理器板卡，其特征在于，

所述主處理電路，具體用于將所述廣播數(shù)據(jù)塊分成多個(gè)部分廣播數(shù)據(jù)塊，將所述多個(gè)部分廣播數(shù)據(jù)塊通過多次廣播至所述基礎(chǔ)處理電路；所述多個(gè)部分廣播數(shù)據(jù)塊組合形成所述廣播數(shù)據(jù)塊。