[發(fā)明專利]神經(jīng)網(wǎng)絡(luò)處理器板卡及相關(guān)產(chǎn)品

在審

• 申請?zhí)枺?/td>: 201711454718.8
• 申請日: 2017-12-27
• 公開（公告）號: CN109977071A
• 公開（公告）日: 2019-07-05
• 發(fā)明（設(shè)計(jì)）人: 不公告發(fā)明人
• 申請（專利權(quán)）人: 北京中科寒武紀(jì)科技有限公司
• 主分類號: G06F15/78
• 分類號: G06F15/78;G06N3/04
• 代理公司: 廣州三環(huán)專利商標(biāo)代理有限公司 44202
• 代理人: 郝傳鑫;熊永強(qiáng)

本披露提供一種神經(jīng)網(wǎng)絡(luò)處理器板卡及相關(guān)產(chǎn)品，所述神經(jīng)網(wǎng)絡(luò)處理器板卡包括：神經(jīng)網(wǎng)絡(luò)芯片封裝結(jié)構(gòu)、第一電氣及非電氣連接裝置和第一基板；所述神經(jīng)網(wǎng)絡(luò)芯片封裝結(jié)構(gòu)包括：神經(jīng)網(wǎng)絡(luò)芯片、第二電氣及非電氣連接裝置和第二基板，所述第二基板承載所述神經(jīng)網(wǎng)絡(luò)芯片，所述第二基板通過所述第二電氣及非電氣連接裝置與所述神經(jīng)網(wǎng)絡(luò)芯片連接。本披露提供的技術(shù)方案具有計(jì)算量小，功耗低的優(yōu)點(diǎn)。

技術(shù)領(lǐng)域

本披露涉及神經(jīng)網(wǎng)絡(luò)領(lǐng)域，尤其涉及一種神經(jīng)網(wǎng)絡(luò)處理器板卡及相關(guān)產(chǎn)品。

背景技術(shù)

人工神經(jīng)網(wǎng)絡(luò)(Artificial Neural Network，即ANN)，是20世紀(jì)80年代以來人工智能領(lǐng)域興起的研究熱點(diǎn)。它從信息處理角度對人腦神經(jīng)元網(wǎng)絡(luò)進(jìn)行抽象，建立某種簡單模型，按不同的連接方式組成不同的網(wǎng)絡(luò)。在工程與學(xué)術(shù)界也常直接簡稱為神經(jīng)網(wǎng)絡(luò)或類神經(jīng)網(wǎng)絡(luò)。神經(jīng)網(wǎng)絡(luò)是一種運(yùn)算模型，由大量的節(jié)點(diǎn)(或稱神經(jīng)元)之間相互聯(lián)接構(gòu)成。現(xiàn)有的神經(jīng)網(wǎng)絡(luò)的運(yùn)算基于CPU(Central Processing Unit，中央處理器)或GPU(英文：Graphics Processing Unit，圖形處理器)來實(shí)現(xiàn)神經(jīng)網(wǎng)絡(luò)的運(yùn)算，此種運(yùn)算的計(jì)算量大，功耗高。

發(fā)明內(nèi)容

本披露實(shí)施例提供了一種神經(jīng)網(wǎng)絡(luò)處理器板卡及相關(guān)產(chǎn)品，可提升計(jì)算裝置的處理速度，提高效率。

第一方面，提供一種神經(jīng)網(wǎng)絡(luò)處理器板卡，所述神經(jīng)網(wǎng)絡(luò)處理器板卡包括：神經(jīng)網(wǎng)絡(luò)芯片封裝結(jié)構(gòu)、第一電氣及非電氣連接裝置和第一基板；所述神經(jīng)網(wǎng)絡(luò)芯片封裝結(jié)構(gòu)包括：神經(jīng)網(wǎng)絡(luò)芯片、第二電氣及非電氣連接裝置和第二基板，所述第二基板承載所述神經(jīng)網(wǎng)絡(luò)芯片，所述第二基板通過所述第二電氣及非電氣連接裝置與所述神經(jīng)網(wǎng)絡(luò)芯片連接；

所述神經(jīng)網(wǎng)絡(luò)芯片包括：主處理電路以及多個基礎(chǔ)處理電路；所述主處理電路或多個基礎(chǔ)處理電路中至少一個基礎(chǔ)處理電路包括：數(shù)據(jù)類型運(yùn)算電路，所述數(shù)據(jù)類型運(yùn)算電路，用于執(zhí)行浮點(diǎn)類型數(shù)據(jù)以及定點(diǎn)類型數(shù)據(jù)之間的轉(zhuǎn)換；所述主處理電路通過所述第二電氣及非電氣連接裝置與所述第二基板連接；

所述主處理電路，用于執(zhí)行神經(jīng)網(wǎng)絡(luò)運(yùn)算中的各個連續(xù)的運(yùn)算以及與所述基礎(chǔ)處理電路傳輸數(shù)據(jù)；

所述多個基礎(chǔ)處理電路，用于依據(jù)所述主處理電路傳輸?shù)臄?shù)據(jù)以并行方式執(zhí)行神經(jīng)網(wǎng)絡(luò)中的運(yùn)算，并將運(yùn)算結(jié)果傳輸給所述主處理電路。

第二方面，提供一種神經(jīng)網(wǎng)絡(luò)運(yùn)算裝置，所述神經(jīng)網(wǎng)絡(luò)運(yùn)算裝置包括一個或多個第一方面提供的神經(jīng)網(wǎng)絡(luò)處理器板卡。

第三方面，提供一種組合處理裝置，所述組合處理裝置包括：第二方面提供的神經(jīng)網(wǎng)絡(luò)運(yùn)算裝置、通用互聯(lián)接口和通用處理裝置；

所述神經(jīng)網(wǎng)絡(luò)運(yùn)算裝置通過所述通用互聯(lián)接口與所述通用處理裝置連接。

可以看出，通過本披露實(shí)施例，提供數(shù)據(jù)轉(zhuǎn)換運(yùn)算電路將數(shù)據(jù)塊的類型進(jìn)行轉(zhuǎn)換后運(yùn)算，節(jié)省了傳輸資源以及計(jì)算資源，所以其具有功耗低，計(jì)算量小的優(yōu)點(diǎn)。

附圖說明

圖1a是一種神經(jīng)網(wǎng)絡(luò)芯片結(jié)構(gòu)示意圖。

圖1b是另一種神經(jīng)網(wǎng)絡(luò)芯片結(jié)構(gòu)示意圖。

圖1c是一種基礎(chǔ)處理電路的結(jié)構(gòu)示意圖。

圖1d為一種定點(diǎn)數(shù)據(jù)類型的示意結(jié)構(gòu)圖。

圖2為一種矩陣乘以向量流程示意圖。

圖2a是矩陣乘以向量的示意圖。

圖2b為一種矩陣乘以矩陣流程示意圖。

圖2c是矩陣Ai乘以向量B的示意圖。

圖2d是矩陣A乘以矩陣B的示意圖。

圖2e是矩陣Ai乘以矩陣B的示意圖。