[發(fā)明專(zhuān)利]一種堆疊式圍柵納米線CMOS場(chǎng)效應(yīng)管結(jié)構(gòu)及制作方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201711446763.9
• 申請(qǐng)日: 2017-12-27
• 公開(kāi)（公告）號(hào): CN108172549B
• 公開(kāi)（公告）日: 2020-09-04
• 發(fā)明（設(shè)計(jì)）人: 尚恩明;胡少堅(jiān);陳壽面
• 申請(qǐng)（專(zhuān)利權(quán)）人: 上海集成電路研發(fā)中心有限公司
• 主分類(lèi)號(hào): H01L21/8238
• 分類(lèi)號(hào): H01L21/8238;H01L27/092
• 代理公司: 上海天辰知識(shí)產(chǎn)權(quán)代理事務(wù)所(特殊普通合伙) 31275
• 代理人: 吳世華;陳慧弘

本發(fā)明公開(kāi)了一種堆疊式圍柵納米線CMOS場(chǎng)效應(yīng)管結(jié)構(gòu)，包括：半導(dǎo)體襯底，上下堆疊設(shè)于所述半導(dǎo)體襯底上的圍柵納米線N型場(chǎng)效應(yīng)管和圍柵納米線P型場(chǎng)效應(yīng)管，所述圍柵納米線N型場(chǎng)效應(yīng)管和圍柵納米線P型場(chǎng)效應(yīng)管之間以介質(zhì)層相隔離。本發(fā)明可實(shí)現(xiàn)獨(dú)立控制CMOS中的N型場(chǎng)效應(yīng)管和P型場(chǎng)效應(yīng)管，能有效消除短溝道效應(yīng)和量子效應(yīng)產(chǎn)生的不利影響，避免平行CMOS器件中可能存在的閂鎖效應(yīng)，提高器件的性能，并可明顯縮小CMOS器件的面積占比。本發(fā)明還公開(kāi)了一種堆疊式圍柵納米線CMOS場(chǎng)效應(yīng)管結(jié)構(gòu)的制作方法。

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，更具體地，涉及一種堆疊式圍柵納米線CMOS場(chǎng)效應(yīng)管結(jié)構(gòu)及制作方法。

背景技術(shù)

按照摩爾定律，場(chǎng)效應(yīng)管的尺寸在不斷的縮小。到了40nm工藝節(jié)點(diǎn)后，平面器件出現(xiàn)了柵控能力不足，短溝道效應(yīng)嚴(yán)重等問(wèn)題，不能滿足產(chǎn)業(yè)要求。三維器件FinFET通過(guò)三面柵控提高了柵控能力，減小了短溝道效應(yīng)。半導(dǎo)體發(fā)展到7nm工藝節(jié)點(diǎn)后，溝道長(zhǎng)度縮短到20nm以下，半導(dǎo)體材料輸運(yùn)的量子效應(yīng)逐漸凸顯，勢(shì)必需要尋找其他途徑來(lái)改善和消除量子效應(yīng)帶來(lái)的不利影響。納米線場(chǎng)效應(yīng)管采用圍柵包圍的方式，可最大限度提高柵控能力，改善亞閾值特性。

從平面CMOS器件到三維FinFET器件，場(chǎng)效應(yīng)管的尺寸縮小，功耗面積比大大減小，器件性能大大提高。一般來(lái)說(shuō)，CMOS場(chǎng)效應(yīng)管中N型場(chǎng)效應(yīng)管和P型場(chǎng)效應(yīng)管在組成的反相器中是共用一個(gè)柵極的；但是在不同的器件應(yīng)用中，并不是所有器件都需要N、P型場(chǎng)效應(yīng)管共用一個(gè)柵極。

同時(shí)，平行式的N、P型場(chǎng)效應(yīng)管需要占用兩個(gè)場(chǎng)效應(yīng)管的面積，面對(duì)摩爾定律的追求，芯片占用的面積需要越小越好。

此外，平行式的CMOS器件還存在閂鎖效應(yīng)。隨著器件尺寸的縮小，其影響會(huì)更加明顯。

發(fā)明內(nèi)容

本發(fā)明的目的在于克服現(xiàn)有技術(shù)存在的上述缺陷，提供一種堆疊式圍柵納米線CMOS場(chǎng)效應(yīng)管結(jié)構(gòu)及制作方法。

為實(shí)現(xiàn)上述目的，本發(fā)明的技術(shù)方案如下：

本發(fā)明提供了一種堆疊式圍柵納米線CMOS場(chǎng)效應(yīng)管結(jié)構(gòu)，包括：半導(dǎo)體襯底，上下堆疊設(shè)于所述半導(dǎo)體襯底上的圍柵納米線N型場(chǎng)效應(yīng)管和圍柵納米線P型場(chǎng)效應(yīng)管，所述圍柵納米線N型場(chǎng)效應(yīng)管和圍柵納米線P型場(chǎng)效應(yīng)管之間以介質(zhì)層相隔離。

優(yōu)選地，所述半導(dǎo)體襯底為SOI襯底。

優(yōu)選地，所述圍柵納米線N型場(chǎng)效應(yīng)管和圍柵納米線P型場(chǎng)效應(yīng)管分別包括：由納米線形成的溝道，橫跨溝道的柵極，以及位于溝道兩側(cè)納米線端部的源漏極。

優(yōu)選地，所述溝道由一至多個(gè)納米線平行排布所構(gòu)成，所述柵極為高K材料金屬柵極，所述介質(zhì)層為低K材料。

優(yōu)選地，所述納米線材料為Si、SiGe或III-V族材料，所述圍柵納米線N型場(chǎng)效應(yīng)管的源漏極由設(shè)于納米線兩端的摻雜C的Si材料形成，所述圍柵納米線P型場(chǎng)效應(yīng)管的源漏極由設(shè)于納米線兩端的SiGe材料形成。

優(yōu)選地，所述高K材料為二氧化鉿，所述金屬柵極材料為鎢，所述低K材料為SiOC。

優(yōu)選地，所述柵極兩側(cè)具有側(cè)墻。

優(yōu)選地，所述圍柵納米線N型場(chǎng)效應(yīng)管位于圍柵納米線P型場(chǎng)效應(yīng)管的下方或上方。

本發(fā)明還提供了一種堆疊式圍柵納米線CMOS場(chǎng)效應(yīng)管結(jié)構(gòu)的制作方法，包括圍柵納米線N型場(chǎng)效應(yīng)管芯片和圍柵納米線P型場(chǎng)效應(yīng)管芯片的制作和連接；其中

所述圍柵納米線N型場(chǎng)效應(yīng)管芯片的制作包括：

提供一第一體硅襯底，在所述第一體硅襯底上依次淀積底層SiGe層、中間Si層和上層SiGe層，構(gòu)成超晶格；

刻蝕超晶格，形成一至多個(gè)Fin結(jié)構(gòu)，并形成橫跨Fin的贗柵極；