[發明專利]一種基于Verilog的CPLD-FPGA信息分時顯示的方法

在審

• 申請號: 201711436493.3
• 申請日: 2017-12-26
• 公開（公告）號: CN108052439A
• 公開（公告）日: 2018-05-18
• 發明（設計）人: 季冬冬
• 申請（專利權）人: 鄭州云海信息技術有限公司
• 主分類號: G06F11/32
• 分類號: G06F11/32
• 代理公司: 濟南誠智商標專利事務所有限公司 37105
• 代理人: 牟海峰

本發明提供了一種基于Verilog的CPLD?FPGA信息分時顯示的方法，包括如下步驟：長亮提示、顯示階段信息、判斷狀態、長亮循環。本發明能夠分時循環顯示階段信息、平臺信息和版本信息，解決了由于LED數目不一致帶來的移植性問題和點亮LED有效電平不一致和是否需要顯示平臺信息的問題。

技術領域

本發明涉及計算機技術領域，尤其涉及一種基于Verilog的CPLD-FPGA信息分時顯示的方法。

背景技術

在服務器系統中，通常通過復雜可編程邏輯器件(Complex Programmable LogicDevice，CPLD)-現場可編程門陣列(Field Programmable GATE Array，FPGA)可編程芯片進行整個服務器的上、下電時序控制，LED亮滅控制、通信控制、按鍵檢測、風扇轉速控制及版本顯示等，在前期研發階段，為方便設計者與測試者明確服務器所處的階段信息與版本信息，通常通過專門LED進行版本及階段等顯示。

在服務器系統中，通過LED顯示CPLD-FPGA階段信息、平臺信息及版本信息等，但主板上一般預留3個或4個LED來顯示上述信息，階段信息包括工程驗證測試(EngineeringVerification Test，EVT)、設計驗證測試(Design Verification Test，DVT)、小批量過程驗證測試(Pilot-run Verification Test，PVT)與(量產Mass-Production，MP)；平臺信息是同一版本CPLD-FPGA用于不同平臺上或項目中一種區別顯示，根據實際需求，選擇顯示或不顯示；版本信息由CPLD-FPGA代碼所處的階段決定，由于CPLD-FPGA代碼需要針對BUG不斷完善，因此同一項目的CPLD-FPGA會出現多個版本。為方便獲得信息，LED習慣上只設置亮、滅兩種狀態，因此LED無法同時顯示上述所述的階段信息、版本信息乃至平臺信息。在現有設計中通常犧牲信息資源，不再顯示階段信息和平臺信息，只顯示版本信息，這是一種折中設計，如要項目要求同時顯示階段信息、平臺信息與版本信息就需要增加LED個數，意味著更大的硬件成本損耗與板卡面積，這在對成本嚴格把控、高密度的板卡設計中通常是不允許的。同時，根據項目需求不同，顯示階段信息與版本信息的LED通常也不同，通常為3個或4個LED，在不同設計中，通常修改Verilog代碼來滿足不同的設計需求，降低了代碼的移植性；進一步地，根據項目需求，平臺信息可能不需要顯示，為滿足需求修改底層代碼，也不符合模塊化的要求；進一步地，不同項目中，點亮LED的有效電平也不同，為滿足LED控制需求修改底層代碼，也不符合模塊化的要求。

發明內容

本發明提供了一種基于Verilog的CPLD-FPGA信息分時顯示的方法，能夠分時循環顯示階段信息、平臺信息和版本信息，解決了由于LED數目不一致帶來的移植性問題和點亮LED有效電平不一致和是否需要顯示平臺信息的問題。

本發明通過以下技術方案予以實現：

一種基于Verilog的CPLD-FPGA信息分時顯示的方法，包括如下步驟：

長亮提示、顯示階段信息、判斷狀態、長亮循環。

本發明在CPLD-FPGA芯片上采用有限狀態機(FSM)設計實現信息分時顯示。

所述的長亮提示，包括如下過程：FSM處于“PHASE_FORE”狀態，所有LED同時長亮，提示一個周期的循環顯示開始。

所述的顯示階段信息，包括如下過程：長亮計數完成后，顯示階段信息，此時FSM處于“PHASE_INFORM”狀態，待階段信息計數完成后，進入判斷狀態。

所述的判斷狀態具體為：需要顯示平臺信息和不需要平臺信息顯示的狀態判斷。