[發明專利]一種基于Verilog的CPLD-FPGA信息分時顯示的方法

在審

• 申請號: 201711436493.3
• 申請日: 2017-12-26
• 公開（公告）號: CN108052439A
• 公開（公告）日: 2018-05-18
• 發明（設計）人: 季冬冬
• 申請（專利權）人: 鄭州云海信息技術有限公司
• 主分類號: G06F11/32
• 分類號: G06F11/32
• 代理公司: 濟南誠智商標專利事務所有限公司 37105
• 代理人: 牟海峰

1.一種基于Verilog的CPLD-FPGA信息分時顯示的方法，其特征在于，包括如下步驟：

長亮提示、顯示階段信息、判斷狀態、長亮循環。

2.根據權利要求1所述的一種基于Verilog的CPLD-FPGA信息分時顯示的方法，其特征在于，所述的長亮提示，包括如下過程：FSM處于“PHASE_FORE”狀態，所有LED同時長亮，提示一個周期的循環顯示開始。

3.根據權利要求1所述的一種基于Verilog的CPLD-FPGA信息分時顯示的方法，其特征在于，所述的顯示階段信息，包括如下過程：長亮計數完成后，顯示階段信息，此時FSM處于“PHASE_INFORM”狀態，待階段信息計數完成后，進入判斷狀態。

4.根據權利要求1所述的一種基于Verilog的CPLD-FPGA信息分時顯示的方法，其特征在于，所述的判斷狀態具體為：需要顯示平臺信息和不需要平臺信息顯示的狀態判斷。

5.根據權利要求4所述的一種基于Verilog的CPLD-FPGA信息分時顯示的方法，其特征在于，需要顯示平臺信息，進入“PLAT_FORE”狀態，LED閃爍后，進入平臺顯示階段，即“PLAT_INFORM”狀態，之后LED再次閃爍，進入“VERSION_FORE”狀態，然后進入版本顯示階段，即“VERSION_INFORM”狀態，待版本信息顯示完成。

6.根據權利要求4所述的一種基于Verilog的CPLD-FPGA信息分時顯示的方法，其特征在于，不需要平臺信息顯示，LED閃爍后直接進入版本信息顯示，即先進入“VERSION_FORE”狀態，待計數完成后進入“VERSION_INFORM”狀態。

7.根據權利要求1所述的一種基于Verilog的CPLD-FPGA信息分時顯示的方法，其特征在于，所述的長亮循環，包括如下過程：LED再次長亮進入下一個顯示周期。