[發明專利]一種通用伺服控制處理器

在審

• 申請號: 201711431892.0
• 申請日: 2017-12-26
• 公開（公告）號: CN109960188A
• 公開（公告）日: 2019-07-02
• 發明（設計）人: 胡小開
• 申請（專利權）人: 寧波菲仕運動控制技術有限公司
• 主分類號: G05B19/042
• 分類號: G05B19/042
• 代理公司: 江蘇斐多律師事務所 32332
• 代理人: 王長征

本發明公開了一種通用伺服控制處理器，包括程序存儲器、數據存儲器、指令獲取模塊、指令解碼模塊和指令執行模塊，所述程序存儲器與所述指令獲取模塊連接，所述數據存儲器與所述指令解碼模塊連接，所述指令獲取模塊與所述指令解碼模塊連接，所述指令解碼模塊與所述指令執行模塊連接，所述程序存儲器和數據存儲器均連接有控制器接口；本發明可在無需二次開發的基礎上實現更多的伺服控制算法，縮短FPGA實現的開發周期。

技術領域

本發明屬于數字邏輯控制技術領域，尤其涉及一種通用伺服控制處理器。

背景技術

在工業控制領域，FPGA是伺服控制算法常見的實現方法，其具有性能高、算法實現靈活等特性，但是不同的算法需要設計不同的FPGA實現架構，開發周期和難度都比較大，因此目前急需一種針對伺服控制算法的通用處理器，可在無需二次開發的基礎上實現更多的伺服控制算法。

發明內容

本發明所要解決的技術問題是針對上述現有技術的不足提供一種通用伺服控制處理器，本通用伺服控制處理器可在無需二次開發的基礎上實現更多的伺服控制算法，縮短FPGA實現的開發周期。

為實現上述技術目的，本發明采取的技術方案為：

一種通用伺服控制處理器，包括程序存儲器、數據存儲器、指令獲取模塊、指令解碼模塊和指令執行模塊，所述程序存儲器與所述指令獲取模塊連接，所述數據存儲器與所述指令解碼模塊連接，所述指令獲取模塊與所述指令解碼模塊連接，所述指令解碼模塊與所述指令執行模塊連接，所述程序存儲器和數據存儲器均連接有控制器接口；

所述程序存儲器用于通過控制器接口存儲程序指令，所述數據存儲器用于通過控制器接口存儲處理器執行所需的數據，所述指令獲取模塊用于從程序存儲器中讀取程序指令并發送程序指令到指令解碼模塊，所述指令解碼模塊用于將程序指令解碼為地址和計算模式并通過地址獲取數據存儲器內的數據，所述指令執行模塊用于根據計算模式對指令解碼模塊獲取的數據進行計算處理并將處理后的結果反饋給指令解碼模塊，所述指令解碼模塊用于通過地址將指令執行模塊計算處理后的結果寫入數據存儲器內。

作為本發明進一步改進的技術方案，所述程序存儲器包括雙端口存儲器一和雙端口存儲器二，所述雙端口存儲器一和雙端口存儲器二均包括寫數據輸入端口、寫地址輸入端口、讀地址輸入端口和讀數據輸出端口，所述雙端口存儲器一和雙端口存儲器二的寫數據輸入端口均通過移位寄存器與所述控制器接口連接，所述雙端口存儲器一和雙端口存儲器二的寫地址輸入端口均與所述控制器接口連接，所述雙端口存儲器一和雙端口存儲器二的讀地址輸入端口均與指令獲取模塊連接，所述雙端口存儲器一和雙端口存儲器二的讀數據輸出端口均與指令獲取模塊連接；

所述控制器接口用于通過移位寄存器向雙端口存儲器一和雙端口存儲器二的寫數據輸入端口寫入程序指令，所述控制器接口用于向雙端口存儲器一和雙端口存儲器二的寫地址輸入端口寫入地址，所述指令獲取模塊用于向雙端口存儲器一和雙端口存儲器二的讀地址輸入端口輸入讀取地址，所述指令獲取模塊用于從雙端口存儲器一和雙端口存儲器二的讀數據輸出端口讀取與讀取地址相匹配的程序指令。

作為本發明進一步改進的技術方案，所述數據存儲器包括雙端口存儲器三和雙端口存儲器四，所述雙端口存儲器三和雙端口存儲器四均與所述控制器接口連接，所述雙端口存儲器三和雙端口存儲器四均通過指令解碼接口與指令解碼模塊連接；所述數據存儲器用于通過外界雙緩存切換信號協調控制器接口和指令解碼接口對雙端口存儲器三和雙端口存儲器四的訪問。

作為本發明進一步改進的技術方案，所述指令獲取模塊包括累加寄存器、自動移位模塊和讀取模塊，所述累加寄存器用于根據外界觸發信號自動累加地址值，所述自動移位模塊用于停止地址的累加并通過數據得到移位數從而獲得讀取地址，所述自動移位模塊用于自動移位完成后恢復地址的累加從而獲得讀取地址，所述讀取模塊用于根據讀取地址獲取程序存儲器內與讀取地址相匹配的程序指令。