[發(fā)明專利]應(yīng)用列信號線的遠端電路的存儲器電路結(jié)構(gòu)

有效

• 申請?zhí)枺?/td>: 201711421080.8
• 申請日: 2017-12-25
• 公開（公告）號: CN109961822B
• 公開（公告）日: 2021-05-25
• 發(fā)明（設(shè)計）人: 不公告發(fā)明人
• 申請（專利權(quán)）人: 長鑫存儲技術(shù)有限公司
• 主分類號: G11C29/00
• 分類號: G11C29/00
• 代理公司: 北京市鑄成律師事務(wù)所 11313
• 代理人: 張臻賢;武晨燕

1.一種存儲器電路結(jié)構(gòu)，其特征在于，包括：存儲陣列、多條列信號線、驅(qū)動單元、下拉電路和控制檢測電路，

所述存儲陣列，包括多個存儲單元，所述多個存儲單元陣列分布；

所述多條列信號線，所述列信號線與沿直線縱向分布的多個所述存儲單元連接，并具有與所述驅(qū)動單元連接的近端和遠離所述驅(qū)動單元的遠端；

所述驅(qū)動單元，連接于所述列信號線的近端，用于通過所述列信號線驅(qū)動所述存儲單元；以及

所述下拉電路，連接于所述列信號線的遠端；

所述控制檢測電路，包括PMOS晶體管、邏輯與門和觸發(fā)器，所述PMOS晶體管的柵極連接于第一控制信號，所述PMOS晶體管的源極連接于電源電壓，所述PMOS晶體管的漏極連接于所述列信號線的遠端；所述邏輯與門具有兩個輸入端，所述邏輯與門的兩個輸入端分別連接于所述PMOS晶體管的漏極以及第二控制信號；所述觸發(fā)器具有兩個輸入端，所述觸發(fā)器的兩個輸入端分別連接于所述邏輯與門的輸出端以及第三控制信號，所述觸發(fā)器的輸出端連接于所述下拉電路，

當所述控制檢測電路檢測到所述列信號線故障時，所述控制檢測電路控制所述下拉電路，使所述列信號線的遠端鉗位在低電平。

2.根據(jù)權(quán)利要求1所述的存儲器電路結(jié)構(gòu)，其特征在于，所述下拉電路包括下拉電阻，所述下拉電阻一端連接于所述列信號線的遠端，另一端接地。

3.根據(jù)權(quán)利要求2所述的存儲器電路結(jié)構(gòu)，其特征在于，所述下拉電阻的電阻值的范圍在5千歐至10千歐之間，包括端點值。

4.根據(jù)權(quán)利要求1所述的存儲器電路結(jié)構(gòu)，其特征在于，所述下拉電路包括MOS晶體管，所述MOS晶體管連接于所述列信號線的遠端，當所述MOS晶體管導(dǎo)通時，所述列信號線的遠端鉗位在低電平。

5.根據(jù)權(quán)利要求4所述的存儲器電路結(jié)構(gòu)，其特征在于，所述觸發(fā)器的輸出端連接于所述MOS晶體管的柵極，當檢測到所述列信號線故障時，控制所述MOS晶體管導(dǎo)通。

6.根據(jù)權(quán)利要求5所述的存儲器電路結(jié)構(gòu)，其特征在于，所述MOS晶體管包括NMOS晶體管，所述NMOS晶體管的漏極連接于所述列信號線的遠端，所述NMOS晶體管的源極接地；以及所述觸發(fā)器的輸出端連接于所述NMOS晶體管的柵極，當檢測到所述列信號線故障時，所述控制檢測電路輸出高電平信號。

7.根據(jù)權(quán)利要求6所述的存儲器電路結(jié)構(gòu)，其特征在于，所述第一控制信號為低電平的脈沖信號；所述第二控制信號為高電平信號；所述第三控制信號為低電平信號；當所述列信號線故障時，所述列信號線的遠端被拉高，所述觸發(fā)器的輸出端的電平信號翻轉(zhuǎn)為高電平信號并保持，所述NMOS晶體管導(dǎo)通。

8.根據(jù)權(quán)利要求1至7任一項所述的存儲器電路結(jié)構(gòu)，其特征在于，所述存儲器電路結(jié)構(gòu)包括多條冗余列信號線，當所述列信號線故障時，將故障的所述列信號線替換為所述冗余列信號線。